JP2806872B2 - 単極性・双極性符号変換回路 - Google Patents
単極性・双極性符号変換回路Info
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- JP2806872B2 JP2806872B2 JP10520496A JP10520496A JP2806872B2 JP 2806872 B2 JP2806872 B2 JP 2806872B2 JP 10520496 A JP10520496 A JP 10520496A JP 10520496 A JP10520496 A JP 10520496A JP 2806872 B2 JP2806872 B2 JP 2806872B2
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Description
【０００１】
【発明の属する技術分野】本発明は単極性・双極性符号
変換回路（以下、Ｕ／Ｂ変換回路という）に関し、特に
広い受信ダイナミックレンジが必要とされる光受信回路
などに用いられるＵ／Ｂ変換回路に関する。
変換回路（以下、Ｕ／Ｂ変換回路という）に関し、特に
広い受信ダイナミックレンジが必要とされる光受信回路
などに用いられるＵ／Ｂ変換回路に関する。
【０００２】
【従来の技術】従来、この種のＵ／Ｂ変換回路は図５に
示す構成のものが一般的に使用されている。図５におい
て、差動増幅器１の逆相出力は抵抗器１５を介して正相
入力に、また正相出力はピーク検出回路１２と抵抗器１
６とを介して逆相入力にそれぞれ帰還されている。単極
性の入力信号は入力端子ＩＮ（＋），ＩＮ（−）間に加
えられ抵抗器１３，１４を介し差動増幅器１１に入力さ
れ、入力信号の振幅中央で識別されて波形整形され、出
力端子ＯＵＴ（＋）（−）から双極性信号となって出力
される。
示す構成のものが一般的に使用されている。図５におい
て、差動増幅器１の逆相出力は抵抗器１５を介して正相
入力に、また正相出力はピーク検出回路１２と抵抗器１
６とを介して逆相入力にそれぞれ帰還されている。単極
性の入力信号は入力端子ＩＮ（＋），ＩＮ（−）間に加
えられ抵抗器１３，１４を介し差動増幅器１１に入力さ
れ、入力信号の振幅中央で識別されて波形整形され、出
力端子ＯＵＴ（＋）（−）から双極性信号となって出力
される。
【０００３】ピーク検出回路２は入力信号のピーク値を
ホールドし、これを直流電圧として出力するもので、こ
の出力電圧は抵抗器１６，１４で所定の比に分圧されて
差動増幅器１２の逆相入力に入力信号の識別レベルとし
て帰還されている。この識別レベルは入力信号のパルス
振幅に依らず常に振幅のほぼ中央に設定されるため、等
価的に自動識別レベル制御回路（以下ＡＴＣ回路）とし
て動作する。このような特性を利用し、本Ｕ／Ｂ変換回
路は入力信号のレベルが急変するバースト信号を受信す
る光受信回路等に使用されている。
ホールドし、これを直流電圧として出力するもので、こ
の出力電圧は抵抗器１６，１４で所定の比に分圧されて
差動増幅器１２の逆相入力に入力信号の識別レベルとし
て帰還されている。この識別レベルは入力信号のパルス
振幅に依らず常に振幅のほぼ中央に設定されるため、等
価的に自動識別レベル制御回路（以下ＡＴＣ回路）とし
て動作する。このような特性を利用し、本Ｕ／Ｂ変換回
路は入力信号のレベルが急変するバースト信号を受信す
る光受信回路等に使用されている。
【０００４】
【発明が解決しようとする課題】このように従来のＵ／
Ｂ変換回路においては、常に入力信号の振幅中央でレベ
ル識別し、波形整形を行って出力しているので、入力信
号のデューティ比は略入力信号のままで出力される。入
力信号のデューティ比が、特に問題とならない範囲であ
ればよいが、デューティ比が劣化した入力信号をそのま
まのデューティ比で出力すると、この後段に接続される
回路では、例えば位相余裕が減少して動作が不安定にな
るなどの問題がある。
Ｂ変換回路においては、常に入力信号の振幅中央でレベ
ル識別し、波形整形を行って出力しているので、入力信
号のデューティ比は略入力信号のままで出力される。入
力信号のデューティ比が、特に問題とならない範囲であ
ればよいが、デューティ比が劣化した入力信号をそのま
まのデューティ比で出力すると、この後段に接続される
回路では、例えば位相余裕が減少して動作が不安定にな
るなどの問題がある。
【０００５】尚、デューティ比とはパルス信号の振幅中
央における一周期当りのオン・オフ時間比をいうが、例
えば、大振幅の光信号が受信回路に入力された場合、前
置増幅器の飽和等により、光信号はデューティ比の大き
いパルス信号となる。このようなデューティ比の劣化し
たパルス信号を、このままＵ／Ｂ変換して出力すると、
例えば後段にバースト信号受信回路のディジタルＰＬＬ
を用いたクロック信号抽出回路があると、この回路はク
ロック抽出に際し位相方向の余裕が要求されるためディ
ューティ比の劣化はアイ開口幅の減少となり、大きなパ
ワーペナルティ発生の原因となる。
央における一周期当りのオン・オフ時間比をいうが、例
えば、大振幅の光信号が受信回路に入力された場合、前
置増幅器の飽和等により、光信号はデューティ比の大き
いパルス信号となる。このようなデューティ比の劣化し
たパルス信号を、このままＵ／Ｂ変換して出力すると、
例えば後段にバースト信号受信回路のディジタルＰＬＬ
を用いたクロック信号抽出回路があると、この回路はク
ロック抽出に際し位相方向の余裕が要求されるためディ
ューティ比の劣化はアイ開口幅の減少となり、大きなパ
ワーペナルティ発生の原因となる。
【０００６】
【課題を解決するための手段】本発明によるＵ／Ｂ変換
回路は、差動増幅器と、前記差動増幅器の逆相出力端子
と正相入力端子との間に挿入された第１の抵抗器と、前
記差動増幅器の正相出力端子と逆相入力端子との間に挿
入された前記正相出力端子の信号のピーク値を検出し前
記正相入力端子の入力信号の振幅中央に設定された識別
レベルを得るためのピーク値検出回路とこれに直列に接
続された第２の抵抗器と、前記差動増幅器の逆相入力端
子および正相入力端子とそれぞれの外部入力端子との間
に挿入された第３および第４の抵抗器とから構成され前
記外部入力端子に単極性信号を入力し前記差動増幅器の
逆相出力および正相出力から双極性信号を出力する単極
性・双極性符号変換回路において、前記ピーク値検出回
路の出力側にこの出力電圧の所定値以上の領域に対して
所定の傾斜角度を有する伸張特性を与え前記識別レベル
を補正する補正回路を備えている。
回路は、差動増幅器と、前記差動増幅器の逆相出力端子
と正相入力端子との間に挿入された第１の抵抗器と、前
記差動増幅器の正相出力端子と逆相入力端子との間に挿
入された前記正相出力端子の信号のピーク値を検出し前
記正相入力端子の入力信号の振幅中央に設定された識別
レベルを得るためのピーク値検出回路とこれに直列に接
続された第２の抵抗器と、前記差動増幅器の逆相入力端
子および正相入力端子とそれぞれの外部入力端子との間
に挿入された第３および第４の抵抗器とから構成され前
記外部入力端子に単極性信号を入力し前記差動増幅器の
逆相出力および正相出力から双極性信号を出力する単極
性・双極性符号変換回路において、前記ピーク値検出回
路の出力側にこの出力電圧の所定値以上の領域に対して
所定の傾斜角度を有する伸張特性を与え前記識別レベル
を補正する補正回路を備えている。
【０００７】前記補正回路は第１の演算増幅器と、前記
ピーク値検出回路の出力電圧を入力しこれを分圧して前
記第１の演算増幅器の正相入力端子に加えるための第１
および第２の抵抗器と、基準電圧源と、前記基準電圧源
と前記第１の演算増幅器の逆相入力端子との間に挿入さ
れて第３の抵抗器と、前記第１の演算増幅器の逆相入力
端子と出力端子との間に挿入された第４の抵抗器と、前
記ピーク値検出回路の出力電圧を正相入力端子に入力し
逆相入力端子と出力端子とを直結したボルテージフォロ
ワを構成する第２の演算増幅器と前記第１および第２の
演算増幅器の各出力端子をオア接続する第１および第２
のダイオードとを備える構成としても良い。
ピーク値検出回路の出力電圧を入力しこれを分圧して前
記第１の演算増幅器の正相入力端子に加えるための第１
および第２の抵抗器と、基準電圧源と、前記基準電圧源
と前記第１の演算増幅器の逆相入力端子との間に挿入さ
れて第３の抵抗器と、前記第１の演算増幅器の逆相入力
端子と出力端子との間に挿入された第４の抵抗器と、前
記ピーク値検出回路の出力電圧を正相入力端子に入力し
逆相入力端子と出力端子とを直結したボルテージフォロ
ワを構成する第２の演算増幅器と前記第１および第２の
演算増幅器の各出力端子をオア接続する第１および第２
のダイオードとを備える構成としても良い。
【０００８】また、前記基準電圧源と前記第３および第
４の抵抗器はそれぞれその値を可変する可変手段を備え
ても良い。
４の抵抗器はそれぞれその値を可変する可変手段を備え
ても良い。
【０００９】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００１０】図１は本発明の実施の形態例を示すブロッ
ク図である。差動増幅器１の逆相出力は抵抗器６を介し
て正相入力に、また正相出力はピーク検出回路２と補正
回路３と抵抗器７とを介して逆相入力にそれぞれ帰還さ
れている。単極性の入力信号は入力端子ＩＮ（＋），Ｉ
Ｎ（−）間に加えられ抵抗器４，５を介し差動増幅器１
に入力され、入力信号の振幅に応じて補正された識別レ
ベルで識別されて波形整形され、出力端子ＯＵＴ
（＋），（−）から双極性信号となって出力される。
ク図である。差動増幅器１の逆相出力は抵抗器６を介し
て正相入力に、また正相出力はピーク検出回路２と補正
回路３と抵抗器７とを介して逆相入力にそれぞれ帰還さ
れている。単極性の入力信号は入力端子ＩＮ（＋），Ｉ
Ｎ（−）間に加えられ抵抗器４，５を介し差動増幅器１
に入力され、入力信号の振幅に応じて補正された識別レ
ベルで識別されて波形整形され、出力端子ＯＵＴ
（＋），（−）から双極性信号となって出力される。
【００１１】ピーク検出回路２は入力信号振幅のピーク
値をホールドし、これを直流電圧として出力するもので
ある。この出力電圧は次の補正回路３で補正され、即ち
基準電圧以上の領域で増加方向の変化を拡大する伸張を
受けて、次の抵抗器１６，１４で分圧されて差動増幅器
１２の逆相入力に、入力信号の識別レベルとして帰還さ
れる。
値をホールドし、これを直流電圧として出力するもので
ある。この出力電圧は次の補正回路３で補正され、即ち
基準電圧以上の領域で増加方向の変化を拡大する伸張を
受けて、次の抵抗器１６，１４で分圧されて差動増幅器
１２の逆相入力に、入力信号の識別レベルとして帰還さ
れる。
【００１２】この識別レベルは入力電圧パルスの振幅が
所定の基準値までの領域ではその振幅に依らず、常に振
幅のほぼ中央に設定されるため、入力電圧パルスのデュ
ーティ比は変化せず出力されるが、基準値以上の領域で
は識別レベルは振幅の中央より上部に設定されるのでで
ューティ比は小さくなる方向に補正され出力される。即
ち、一般にパルス信号は先に述べたように増幅器の飽和
などのために振幅が大きくなるとデューティ比も大きく
なる傾向があり、本Ｕ／Ｂ変換回路ではこれが補正され
ることになる。
所定の基準値までの領域ではその振幅に依らず、常に振
幅のほぼ中央に設定されるため、入力電圧パルスのデュ
ーティ比は変化せず出力されるが、基準値以上の領域で
は識別レベルは振幅の中央より上部に設定されるのでで
ューティ比は小さくなる方向に補正され出力される。即
ち、一般にパルス信号は先に述べたように増幅器の飽和
などのために振幅が大きくなるとデューティ比も大きく
なる傾向があり、本Ｕ／Ｂ変換回路ではこれが補正され
ることになる。
【００１３】次に補正回路３についてこの補正動作の詳
細を説明する。補正回路３は図２に示す回路構成をして
いる。ピーク値検出回路２から出力された電圧信号Ｖａ
は分岐され、一方は抵抗器３８を介して演算増幅器３１
の正相入力へ、もう一方は演算増幅器３２の正相入力へ
入力される。演算増幅器３１の正相入力端子は抵抗器４
０を介してＧＮＤに接続される。演算増幅器３１の逆相
入力端子は直流電圧源３３（Ｖｒｅｆ）が入力抵抗器３
７を介して接続され更に帰還抵抗器３６を介して出力端
子と接続される。逆相入力端子の電圧はＶｒｅｆにバイ
アスされている。抵抗器３７，３８，３６，３９の各抵
抗器は互いにそれぞれ等しくなるよう選択されている。
細を説明する。補正回路３は図２に示す回路構成をして
いる。ピーク値検出回路２から出力された電圧信号Ｖａ
は分岐され、一方は抵抗器３８を介して演算増幅器３１
の正相入力へ、もう一方は演算増幅器３２の正相入力へ
入力される。演算増幅器３１の正相入力端子は抵抗器４
０を介してＧＮＤに接続される。演算増幅器３１の逆相
入力端子は直流電圧源３３（Ｖｒｅｆ）が入力抵抗器３
７を介して接続され更に帰還抵抗器３６を介して出力端
子と接続される。逆相入力端子の電圧はＶｒｅｆにバイ
アスされている。抵抗器３７，３８，３６，３９の各抵
抗器は互いにそれぞれ等しくなるよう選択されている。
【００１４】一方、演算増幅器３２の出力端子は反転入
力端子に接続され、ボルテージォロワを構成する。演算
増幅器３１，３２の出力信号はそれぞれダイオード３
４，３５でオア接続され出力される。
力端子に接続され、ボルテージォロワを構成する。演算
増幅器３１，３２の出力信号はそれぞれダイオード３
４，３５でオア接続され出力される。
【００１５】次に動作について説明する。演算増幅器３
１の正相入力信号と逆相入力信号をそれぞれＶｉｎ
（＋）、Ｖｉｎ（−）とすると出力信号Ｖｂは以下のよ
うに表せる。 Ｖｂ＝抵抗器３６の値・［Ｖｉｎ（＋）＋Ｖｉｎ
（−）］／抵抗器３７の値＝抵器３６の値・［Ｖａ＋Ｖ
ｒｅｆ］／抵抗器３７の値 また、演算増幅器３２はボルテージフォロワであるの
で、出力信号Ｖは以下のように表せる。 Ｖｃ＝Ｖｉｎ（＋）＝Ｖａ 出力信号Ｖｄは、ＶｂとＶｃとをダイオードオアで合算
したものなので、２つの電圧値のうちどちらか高い値を
出力する。
１の正相入力信号と逆相入力信号をそれぞれＶｉｎ
（＋）、Ｖｉｎ（−）とすると出力信号Ｖｂは以下のよ
うに表せる。 Ｖｂ＝抵抗器３６の値・［Ｖｉｎ（＋）＋Ｖｉｎ
（−）］／抵抗器３７の値＝抵器３６の値・［Ｖａ＋Ｖ
ｒｅｆ］／抵抗器３７の値 また、演算増幅器３２はボルテージフォロワであるの
で、出力信号Ｖは以下のように表せる。 Ｖｃ＝Ｖｉｎ（＋）＝Ｖａ 出力信号Ｖｄは、ＶｂとＶｃとをダイオードオアで合算
したものなので、２つの電圧値のうちどちらか高い値を
出力する。
【００１６】即ち、図３に示す電圧となる。Ｖｂを一点
鎖線、Ｖｃを点線、Ｖｄを太線で示す。Ｖｂの直線の傾
斜及び切片（オフセット）は抵抗器３７，３６との比及
び直流電圧Ｖｒｅｆで一義的に決定されるため、Ｖｄの
電圧はある設定電圧Ｖｘを境にして、増加させることが
可能となる。このように、補正回路３はピーク検出回路
２の出力電圧を設定値Ｖｘ以上において伸張する機能を
有する。
鎖線、Ｖｃを点線、Ｖｄを太線で示す。Ｖｂの直線の傾
斜及び切片（オフセット）は抵抗器３７，３６との比及
び直流電圧Ｖｒｅｆで一義的に決定されるため、Ｖｄの
電圧はある設定電圧Ｖｘを境にして、増加させることが
可能となる。このように、補正回路３はピーク検出回路
２の出力電圧を設定値Ｖｘ以上において伸張する機能を
有する。
【００１７】次に図４を用いてその補正効果について説
明する。入力端子ＩＮ（＋）に（ａ）に示すデューティ
比の大きい入力信号が入力された場合、入力波形の振幅
値に応じてピーク値検出回路２の電圧が補正回路３で補
正され、識別レベルを上昇させる。従って出力信号の波
形は（ｃ）に示すようにほぼ理想的なデューティ比を持
つ波形となる。これに対し図５の従来回路では識別レベ
ルは振幅の中央となるので（ｂ）に示す補正されない波
形が出力さる。
明する。入力端子ＩＮ（＋）に（ａ）に示すデューティ
比の大きい入力信号が入力された場合、入力波形の振幅
値に応じてピーク値検出回路２の電圧が補正回路３で補
正され、識別レベルを上昇させる。従って出力信号の波
形は（ｃ）に示すようにほぼ理想的なデューティ比を持
つ波形となる。これに対し図５の従来回路では識別レベ
ルは振幅の中央となるので（ｂ）に示す補正されない波
形が出力さる。
【００１８】
【発明の効果】以上説明したように本発明のＵ／Ｂ変換
回路は、入力信号の振幅が基準値以上に大きく、かつデ
ューティ比が標準の５０％以上に劣化した状態である場
合に、識別レベルを振幅の中央より大きく設定するので
出力信号のデューティ比を略５０％に補正することがで
き、後続の回路の動作を安定化するという効果がある。
回路は、入力信号の振幅が基準値以上に大きく、かつデ
ューティ比が標準の５０％以上に劣化した状態である場
合に、識別レベルを振幅の中央より大きく設定するので
出力信号のデューティ比を略５０％に補正することがで
き、後続の回路の動作を安定化するという効果がある。
【００１９】
【図１】本発明の実施の形態例を示すブロック図であ
る。
る。
【図２】図１における補正回路の回路図である。
【図３】図２における動作を説明する特性図である。
【図４】図１の効果を説明する波形図である。
【図５】従来例を示すブロック図である。
１ 差動増幅器 ２ ピーク検出回路 ３１，３２ 演算増幅器 ４，５，６，７ 抵抗器 ３６，３７，３８，３９ 抵抗器 ３４，３５ ダイオード ３３ 基準電圧源（Ｖｒｅｆ）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木村 円 宮城県黒川郡大和町吉岡字雷神２番地 宮城日本電気株式会社内 (72)発明者 山中 秀晃 東京都港区芝浦三丁目18番21号 日本電 気エンジニアリング株式会社内 (56)参考文献 特開 昭63−232515（ＪＰ，Ａ) 特開 昭56−66915（ＪＰ，Ａ) 特開 昭64−81513（ＪＰ，Ａ) 実開 平２−21935（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 5/16
Claims (3)
- 【請求項１】 差動増幅器と、前記差動増幅器の逆相出
力端子と正相入力端子との間に挿入された第１の抵抗器
と、前記差動増幅器の正相出力端子と逆相入力端子との
間に挿入された前記正相出力端子の信号のピーク値を検
出し前記正相入力端子の入力信号の振幅中央に設定され
た識別レベルを得るためのピーク値検出回路とこれに直
列に接続された第２の抵抗器と、前記差動増幅器の逆相
入力端子および正相入力端子とそれぞれの外部入力端子
との間に挿入された第３および第４の抵抗器とから構成
され前記外部入力端子に単極性信号を入力し前記差動増
幅器の逆相出力および正相出力から双極性信号を出力す
る単極性・双極性符号変換回路において、前記ピーク値
検出回路の出力側にこの出力電圧の所定値以上の領域に
対して所定の傾斜角度を有する伸張特性を与え前記識別
レベルを補正する補正回路を備えること特徴とする単極
性・双極性符号変換回路。 - 【請求項２】 前記補正回路は第１の演算増幅器と、前
記ピーク値検出回路の出力電圧を入力しこれを分圧して
前記第１の演算増幅器の正相入力端子に加えるための第
１および第２の抵抗器と、基準電圧源と、前記基準電圧
源と前記第１の演算増幅器の逆相入力端子との間に挿入
されて第３の抵抗器と、前記第１の演算増幅器の逆相入
力端子と出力端子との間に挿入された第４の抵抗器と、
前記ピーク値検出回路の出力電圧を正相入力端子に入力
し逆相入力端子と出力端子とを直結したボルテージフォ
ロワを構成する第２の演算増幅器と前記第１および第２
の演算増幅器の各出力端子をオア接続する第１および第
２のダイオードとを備えることを特徴とする請求項１記
載の単極性・双極性符号変換回路。 - 【請求項３】 前記基準電圧源と前記第３および第４の
抵抗器はそれぞれその値を可変する可変手段を備えるこ
とを特徴とする請求項２記載の単極性・双極性符号変換
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10520496A JP2806872B2 (ja) | 1996-04-25 | 1996-04-25 | 単極性・双極性符号変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10520496A JP2806872B2 (ja) | 1996-04-25 | 1996-04-25 | 単極性・双極性符号変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09294076A JPH09294076A (ja) | 1997-11-11 |
| JP2806872B2 true JP2806872B2 (ja) | 1998-09-30 |
Family
ID=14401145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10520496A Expired - Fee Related JP2806872B2 (ja) | 1996-04-25 | 1996-04-25 | 単極性・双極性符号変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806872B2 (ja) |
-
1996
- 1996-04-25 JP JP10520496A patent/JP2806872B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09294076A (ja) | 1997-11-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980630 |
|
| LAPS | Cancellation because of no payment of annual fees |