JP2806691B2 - 半導体製造装置に於ける安全回路 - Google Patents
半導体製造装置に於ける安全回路Info
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- JP2806691B2 JP2806691B2 JP4118660A JP11866092A JP2806691B2 JP 2806691 B2 JP2806691 B2 JP 2806691B2 JP 4118660 A JP4118660 A JP 4118660A JP 11866092 A JP11866092 A JP 11866092A JP 2806691 B2 JP2806691 B2 JP 2806691B2
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- JP
- Japan
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- semiconductor manufacturing
- ram
- manufacturing apparatus
- safety circuit
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- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体製造装置に於ける
安全回路に関し、特にシーケンス制御に於ける安全回路
に関する。
安全回路に関し、特にシーケンス制御に於ける安全回路
に関する。
【０００２】
【従来の技術】従来の半導体製造装置（以下，単に装置
という）のシーケンス制御においては、図４のブロック
図に示すように中央演算処理装置１と、装置の動作状態
を記憶するＲＡＭ２と、装置を駆動するモーター類及び
実際の動作をモニターするセンサー類から構成される周
辺Ｉ／Ｏ３とを有している。
という）のシーケンス制御においては、図４のブロック
図に示すように中央演算処理装置１と、装置の動作状態
を記憶するＲＡＭ２と、装置を駆動するモーター類及び
実際の動作をモニターするセンサー類から構成される周
辺Ｉ／Ｏ３とを有している。
【０００３】次に図５の動作図を用いて動作について説
明する。
明する。
【０００４】まず、製品６を検査部７にて検査し、分類
部８へ製品６を搬送して分類する場合、検査結果をＲＡ
Ｍ２上のアドレス９に書き込む。次に製品搬送と同時に
ＲＡＭ２上の検査結果をアドレス９はアドレス１０へ、
アドレス１０はアドレス１１へと順送りする。製品６が
分類部８に達したならば、順送りされたＲＡＭ２上の検
査結果をアドレス１１より読み取って製品６を分類す
る。
部８へ製品６を搬送して分類する場合、検査結果をＲＡ
Ｍ２上のアドレス９に書き込む。次に製品搬送と同時に
ＲＡＭ２上の検査結果をアドレス９はアドレス１０へ、
アドレス１０はアドレス１１へと順送りする。製品６が
分類部８に達したならば、順送りされたＲＡＭ２上の検
査結果をアドレス１１より読み取って製品６を分類す
る。
【０００５】
【発明が解決しようとする課題】この従来のシーケンス
制御では、ＲＡＭに記憶されているデータのみを参照し
て判断している為、ＲＡＭのメモリセル不良又はノイズ
によるデータ変化があった場合、誤ったデータとは判断
出来ずに装置が動作するという問題点があった。
制御では、ＲＡＭに記憶されているデータのみを参照し
て判断している為、ＲＡＭのメモリセル不良又はノイズ
によるデータ変化があった場合、誤ったデータとは判断
出来ずに装置が動作するという問題点があった。
【０００６】
【課題を解決するための手段】本発明の半導体製造装置
に於ける安全回路は、前記半導体製造装置のシーケンス
を制御するマイクロコンピュータと、前記半導体製造装
置の動作状態を前記マイクロコンピュータ内のＲＡＭと
で二重に記憶するためのシフトレジスタとを備え、この
シフトレジスタは前記マイクロコンピュータを介さずに
前記半導体製造装置の駆動源からの信号により直接同期
して記憶データを順送りし、同じく順送りされた前記マ
イクロコンピュータ内のＲＡＭの記憶データと前記シフ
トレジスタの記憶データとを比較して一致した時のみ前
記半導体製造装置を動作させることを特徴としている。
に於ける安全回路は、前記半導体製造装置のシーケンス
を制御するマイクロコンピュータと、前記半導体製造装
置の動作状態を前記マイクロコンピュータ内のＲＡＭと
で二重に記憶するためのシフトレジスタとを備え、この
シフトレジスタは前記マイクロコンピュータを介さずに
前記半導体製造装置の駆動源からの信号により直接同期
して記憶データを順送りし、同じく順送りされた前記マ
イクロコンピュータ内のＲＡＭの記憶データと前記シフ
トレジスタの記憶データとを比較して一致した時のみ前
記半導体製造装置を動作させることを特徴としている。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の実施例１の装置に於ける安
全回路のブロック図である。図２は実施例１の装置のシ
ーケンスを説明する動作図である。
全回路のブロック図である。図２は実施例１の装置のシ
ーケンスを説明する動作図である。
【０００９】まず、製品６を検査部７にて検査し、検査
結果をＲＡＭ２上のアドレス９に書き込む。同様にシフ
トレジスタ４のレジスタ１２に検査結果を書き込む。次
に製品を１ピッチ搬送すると共にＲＡＭ２のアドレス９
の内容をアドレス１０へ、アドレス１０の内容をアドレ
ス１１へ順送りする。そのときシフトレジスタ４は１ピ
ッチ搬送の駆動源からのシフト信号５によってレジスタ
１２の内容がレジスタ１３へ、レジスタ１３の内容がレ
ジスタ１４へシフトされる。
結果をＲＡＭ２上のアドレス９に書き込む。同様にシフ
トレジスタ４のレジスタ１２に検査結果を書き込む。次
に製品を１ピッチ搬送すると共にＲＡＭ２のアドレス９
の内容をアドレス１０へ、アドレス１０の内容をアドレ
ス１１へ順送りする。そのときシフトレジスタ４は１ピ
ッチ搬送の駆動源からのシフト信号５によってレジスタ
１２の内容がレジスタ１３へ、レジスタ１３の内容がレ
ジスタ１４へシフトされる。
【００１０】以上の動作を製品６が分類部８に達するま
で繰り返し、製品６が分類部８に達した時点で、ＲＡＭ
２上のアドレス１１の検査結果とシフトレジスタ４のレ
ジスタ１４の検査結果とを比較し、一致した時のみ製品
６を検査結果に基づいて分類する。もし比較内容が不一
致の場合には、異常を外部に知らせると共に装置を停止
する。
で繰り返し、製品６が分類部８に達した時点で、ＲＡＭ
２上のアドレス１１の検査結果とシフトレジスタ４のレ
ジスタ１４の検査結果とを比較し、一致した時のみ製品
６を検査結果に基づいて分類する。もし比較内容が不一
致の場合には、異常を外部に知らせると共に装置を停止
する。
【００１１】次に図３に実施例２のブロック図を示す。
ＲＡＭ２上の検査結果とシフトレジスタ４の検査結果を
常に比較する比較回路１５を備えることにより、外部か
ら一致信号１６をモニターすることが出来る。
ＲＡＭ２上の検査結果とシフトレジスタ４の検査結果を
常に比較する比較回路１５を備えることにより、外部か
ら一致信号１６をモニターすることが出来る。
【００１２】
【発明の効果】以上説明したように本発明は、ＲＡＭと
シフトレジスタに同じデータを書き込み、ＲＡＭの内容
とシフトレジスタの内容が一致したときのみ装置を動作
させる為、ＲＡＭのデータが破壊されても装置が誤った
動作をする事は無くなるという効果を有する。
シフトレジスタに同じデータを書き込み、ＲＡＭの内容
とシフトレジスタの内容が一致したときのみ装置を動作
させる為、ＲＡＭのデータが破壊されても装置が誤った
動作をする事は無くなるという効果を有する。
【図１】本発明の実施例１のブロック図である。
【図２】図１に示した実施例１の動作を示す動作図であ
る。
る。
【図３】本発明の実施例２のブロック図である。
【図４】従来の装置を示すブロック図である。
【図５】図４に示した従来装置の動作を示す動作図であ
る。
る。
１ 中央演算処理装置 ２ ＲＡＭ ３ 周辺Ｉ／Ｏ ４ シフトレジスタ ５ シフト信号 ６ 製品 ７ 検査部 ８ 分類部 ９，１０，１１ アドレス １２，１３，１４ レジスタ １５ 比較回路 １６ 一致信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/02 G01R 31/26 G01R 31/28 H01L 21/68
Claims (1)
- 【請求項１】 半導体製造装置のシーケンスを制御する
マイクロコンピュータと、前記半導体製造装置の動作状
態を前記マイクロコンピュータ内のＲＡＭとで二重に記
憶するためのシフトレジスタとを備え、このシフトレジ
スタは前記マイクロコンピュータを介さずに前記半導体
製造装置の駆動源からの信号により直接同期して記憶デ
ータを順送りし、同じく順送りされた前記マイクロコン
ピュータ内のＲＡＭの記憶データと前記シフトレジスタ
の記憶データとを比較して一致した時のみ前記半導体製
造装置を動作させることを特徴とする半導体製造装置に
於ける安全回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4118660A JP2806691B2 (ja) | 1992-05-12 | 1992-05-12 | 半導体製造装置に於ける安全回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4118660A JP2806691B2 (ja) | 1992-05-12 | 1992-05-12 | 半導体製造装置に於ける安全回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05315430A JPH05315430A (ja) | 1993-11-26 |
| JP2806691B2 true JP2806691B2 (ja) | 1998-09-30 |
Family
ID=14742069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4118660A Expired - Lifetime JP2806691B2 (ja) | 1992-05-12 | 1992-05-12 | 半導体製造装置に於ける安全回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806691B2 (ja) |
-
1992
- 1992-05-12 JP JP4118660A patent/JP2806691B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05315430A (ja) | 1993-11-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980630 |