JP2804533B2 - 半導体レーザの製造方法 - Google Patents
半導体レーザの製造方法Info
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- JP2804533B2 JP2804533B2 JP1213915A JP21391589A JP2804533B2 JP 2804533 B2 JP2804533 B2 JP 2804533B2 JP 1213915 A JP1213915 A JP 1213915A JP 21391589 A JP21391589 A JP 21391589A JP 2804533 B2 JP2804533 B2 JP 2804533B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、光情報記録，レーザプリンタ，光通信など
の分野に利用される、高出力の半導体レーザの製造方法
に関する。
の分野に利用される、高出力の半導体レーザの製造方法
に関する。
半導体レーザにおける最大光出力は、レーザ端面の光
学的破壊（catastrophic optical damage:COD）と、接
合温度の上昇による出力飽和とにより制限される。従っ
て高出力発振を達成するためには、端面の光学的破壊及
び接合面での温度上昇をいかに抑えるかが問題である。
学的破壊（catastrophic optical damage:COD）と、接
合温度の上昇による出力飽和とにより制限される。従っ
て高出力発振を達成するためには、端面の光学的破壊及
び接合面での温度上昇をいかに抑えるかが問題である。
端面の光学的破壊を抑えるためには、端面での光スポ
ットサイズを拡大して光出力密度を低減する方法が有効
であり、T3構造またはBTRS（Buried Twin Ridge Substr
ate）構造等が考えられている。これは液晶結晶成長法
（LPE）の特徴を用いて、端面近傍における活性層の膜
厚を中央部（内部領域）のそれに比して薄くし、光のし
み出しを大きくして端面での光スポットサイズを拡大し
ようとするものである。一方接合温度の上昇を抑えるた
めには、端面部を電流非注入構造にすることが考えられ
ている。
ットサイズを拡大して光出力密度を低減する方法が有効
であり、T3構造またはBTRS（Buried Twin Ridge Substr
ate）構造等が考えられている。これは液晶結晶成長法
（LPE）の特徴を用いて、端面近傍における活性層の膜
厚を中央部（内部領域）のそれに比して薄くし、光のし
み出しを大きくして端面での光スポットサイズを拡大し
ようとするものである。一方接合温度の上昇を抑えるた
めには、端面部を電流非注入構造にすることが考えられ
ている。
端面の光学的破壊及び接合温度の上昇を同時に抑える
半導体レーザとして、端面近傍に非注入薄膜活性領域を
有する半導体レーザが提案されている（信学技報ED86−
115,pp79〜83）。第３図はこのような半導体レーザの構
造図であり、図中１はｐ−GaAs基板である。基板１上に
は、ｎ−GaAsブロック層2,p-Ga1-yAlyAsクラッド層3,Ga
1-xAlxAs活性層4,n-Ga1-yAlyAsクラッド層5,n−GaAsコ
ンタクト層６がこの順に積層されている。ブロック層２
はリッジ状をなし、その幅は中央部の方が端面近傍より
広くなっている。またこのリッジの中央には溝が形成さ
れており、中央部ではこの溝が基板１まで達していてク
ラッド層３が基板１と接しているが、端面近傍ではこの
溝が基板１まで達しておらずクラッド層３と基板１との
間にはブロック層２が残存している。
半導体レーザとして、端面近傍に非注入薄膜活性領域を
有する半導体レーザが提案されている（信学技報ED86−
115,pp79〜83）。第３図はこのような半導体レーザの構
造図であり、図中１はｐ−GaAs基板である。基板１上に
は、ｎ−GaAsブロック層2,p-Ga1-yAlyAsクラッド層3,Ga
1-xAlxAs活性層4,n-Ga1-yAlyAsクラッド層5,n−GaAsコ
ンタクト層６がこの順に積層されている。ブロック層２
はリッジ状をなし、その幅は中央部の方が端面近傍より
広くなっている。またこのリッジの中央には溝が形成さ
れており、中央部ではこの溝が基板１まで達していてク
ラッド層３が基板１と接しているが、端面近傍ではこの
溝が基板１まで達しておらずクラッド層３と基板１との
間にはブロック層２が残存している。
このような構成の半導体レーザでは、リッジの幅を端
面近傍よりも中央部において広くしているので、活性層
４の膜厚は、中央部より端面近傍において薄くなり、端
面における光学的破壊を抑えることができる。また中央
部では、電流はブロック層２の溝を通って注入される
が、端面部ではブロック層２が残存していて電流は流れ
ず、電流非注入構造となっているので、接合温度の上昇
を抑えることができる。
面近傍よりも中央部において広くしているので、活性層
４の膜厚は、中央部より端面近傍において薄くなり、端
面における光学的破壊を抑えることができる。また中央
部では、電流はブロック層２の溝を通って注入される
が、端面部ではブロック層２が残存していて電流は流れ
ず、電流非注入構造となっているので、接合温度の上昇
を抑えることができる。
そしてこのような構成の半導体レーザの製造は以下に
説明する工程にて行っていた。第４図はこの製造工程を
示す模式図である。
説明する工程にて行っていた。第４図はこの製造工程を
示す模式図である。
ｐ−GaAs基板１の中央部にメサ31を形成する（第４図
（ａ））。１回目の成長として、このメサ31を形成した
基板１上にLPE法によりｎ−GaAsブロック層２の成長を
行う（第４図（ｂ））。メサ31領域では基板１に達する
が、メサ31が存在しない所では基板１に達しないよう
に、溝32を形成する（第４図（ｃ））。端面近傍よりも
中央部においてその幅が広くなるように、溝32を挟んで
２個のリッジ33,33を形成する（第４図（ｄ））。最後
に、溝32及びリッジ33,33を形成したウェハ上にLPE法に
より２回目の成長を行って、p-Ga1-yAlyAsクラッド層3,
Ga1-xAlxAs活性層4,n-Ga1-yAlyAsクラッド層5,n−GaAs
コンタクト層６を順次、積層形成する（第４図
（ｅ））。
（ａ））。１回目の成長として、このメサ31を形成した
基板１上にLPE法によりｎ−GaAsブロック層２の成長を
行う（第４図（ｂ））。メサ31領域では基板１に達する
が、メサ31が存在しない所では基板１に達しないよう
に、溝32を形成する（第４図（ｃ））。端面近傍よりも
中央部においてその幅が広くなるように、溝32を挟んで
２個のリッジ33,33を形成する（第４図（ｄ））。最後
に、溝32及びリッジ33,33を形成したウェハ上にLPE法に
より２回目の成長を行って、p-Ga1-yAlyAsクラッド層3,
Ga1-xAlxAs活性層4,n-Ga1-yAlyAsクラッド層5,n−GaAs
コンタクト層６を順次、積層形成する（第４図
（ｅ））。
ところが上述したような従来の製造方法においては、
以下に記すような問題点があった。
以下に記すような問題点があった。
メサ31が形成された基板１にブロック層２を成長させ
るので、平坦な面への結晶成長ではなく、ブロック層２
の成長が困難であり、歩留りが低下する。ここで有機金
属気相成長法（MOCVD法）によってブロック層２を成長
させることにより、この歩留り低下を解決することも考
えるられるが、異なる結晶成長法を用いることは好まし
くない。
るので、平坦な面への結晶成長ではなく、ブロック層２
の成長が困難であり、歩留りが低下する。ここで有機金
属気相成長法（MOCVD法）によってブロック層２を成長
させることにより、この歩留り低下を解決することも考
えるられるが、異なる結晶成長法を用いることは好まし
くない。
また、メサエッチング→結晶成長の工程が２回含まれ
ることになる。段差上における結晶成長ではその回数が
多い程、歩留りは低下するし、レジストを塗布する回数
が増加して結晶成長前に残留不純物が存在する可能性が
高くなる。
ることになる。段差上における結晶成長ではその回数が
多い程、歩留りは低下するし、レジストを塗布する回数
が増加して結晶成長前に残留不純物が存在する可能性が
高くなる。
本発明はかかる事情に鑑みてなされたものであり、端
面における光学的破壊及び接合温度の上昇を抑えて高出
力が可能である半導体レーザを、従来の製造方法におけ
る問題点を解決して、歩留り及び再現性が良好に製造で
きる半導体レーザの製造方法を提供することを目的とす
る。
面における光学的破壊及び接合温度の上昇を抑えて高出
力が可能である半導体レーザを、従来の製造方法におけ
る問題点を解決して、歩留り及び再現性が良好に製造で
きる半導体レーザの製造方法を提供することを目的とす
る。
本発明に係る半導体レーザの製造方法は、基板上にブ
ロック層を有するダブルヘテロ接合型の半導体レーザを
製造する方法において、平坦な基板上にブロック層を成
長させる工程と、前記ブロック層に幅が端面近傍では狭
く中央部では広いリッジを形成する工程と、前記リッジ
の中央に長手方向において端面近傍では基板に達せず中
央部では基板に達する溝を形成する工程と、前記溝の表
面を含んで前記ブロック層の表面にダブルヘテロ接合及
びコンタクト層を形成する工程とを有することを特徴と
する。
ロック層を有するダブルヘテロ接合型の半導体レーザを
製造する方法において、平坦な基板上にブロック層を成
長させる工程と、前記ブロック層に幅が端面近傍では狭
く中央部では広いリッジを形成する工程と、前記リッジ
の中央に長手方向において端面近傍では基板に達せず中
央部では基板に達する溝を形成する工程と、前記溝の表
面を含んで前記ブロック層の表面にダブルヘテロ接合及
びコンタクト層を形成する工程とを有することを特徴と
する。
本発明の製造方法にあっては、まず平坦な基板上にブ
ロック層を成長させ、端面近傍では狭く中央部では広い
リッジをこのブロック層に形成し、次いでこのリッジの
中央に、端面近傍では基板に達せず中央部では基板に達
する溝を形成し、最後にこのような処理を行ったウェハ
にダブルヘテロ接合及びコンタクト層を成長させる。そ
うすると段差上への結晶成長は、第２回目の成長の１回
だけとなり、歩留りは向上する。
ロック層を成長させ、端面近傍では狭く中央部では広い
リッジをこのブロック層に形成し、次いでこのリッジの
中央に、端面近傍では基板に達せず中央部では基板に達
する溝を形成し、最後にこのような処理を行ったウェハ
にダブルヘテロ接合及びコンタクト層を成長させる。そ
うすると段差上への結晶成長は、第２回目の成長の１回
だけとなり、歩留りは向上する。
以下、本発明をその実施例を示す図面に基づいて具体
的に説明する。
的に説明する。
第１図は、本発明に係る半導体レーザの製造方法の工
程を示す模式図である。
程を示す模式図である。
ｐ−GaAs基板１上にLPE法を用いて、厚さ1.2μｍのｎ
−GaAsブロック層２を形成する（第１図（ａ））。次に
このブロック層２に、その幅が端面近傍にて狭く中央部
にて広いリッジ11を、エッチングにより形成する（第１
図（ｂ））。リッジ11は、その高さが0.8μｍであり、
その幅が端面近傍では40μm,中央部では200μｍであ
り、その長さが端面近傍の幅狭部分では夫々30μm,中央
部の幅広部分では540μｍである。製造される半導体レ
ーザの共振器長は600μｍである。
−GaAsブロック層２を形成する（第１図（ａ））。次に
このブロック層２に、その幅が端面近傍にて狭く中央部
にて広いリッジ11を、エッチングにより形成する（第１
図（ｂ））。リッジ11は、その高さが0.8μｍであり、
その幅が端面近傍では40μm,中央部では200μｍであ
り、その長さが端面近傍の幅狭部分では夫々30μm,中央
部の幅広部分では540μｍである。製造される半導体レ
ーザの共振器長は600μｍである。
次にこのリッジ11の略中央に、溝の長手方向において
端面近傍では基板１に達せず中央部では基板１に達する
溝12を、エッチングにより形成する（第１図（ｃ））。
溝12は、その幅が５μｍであり、その深さが端面近傍
（端面から25μｍの領域）では夫々0.8μｍ、中央部で
は1.5μｍである。従って、端面における電流非注入部
の長さは夫々25μｍである。最後にこのような処理を行
ったウェハに、LPE法によって、p-Ga0.55Al0.45Asクラ
ッド層3,Ga0.9Al0.1As活性層4,n-Ga0.55Al0.45Asクラッ
ド層5,n−GaAsコンタクト層６をこの順に成長させる
（第１図（ｄ））。
端面近傍では基板１に達せず中央部では基板１に達する
溝12を、エッチングにより形成する（第１図（ｃ））。
溝12は、その幅が５μｍであり、その深さが端面近傍
（端面から25μｍの領域）では夫々0.8μｍ、中央部で
は1.5μｍである。従って、端面における電流非注入部
の長さは夫々25μｍである。最後にこのような処理を行
ったウェハに、LPE法によって、p-Ga0.55Al0.45Asクラ
ッド層3,Ga0.9Al0.1As活性層4,n-Ga0.55Al0.45Asクラッ
ド層5,n−GaAsコンタクト層６をこの順に成長させる
（第１図（ｄ））。
本発明の製造方法では、平坦な基板１上にブロック層
２を成長させるので、段差上への成長工程は２回目の成
長の１回だけであり、前述した従来の製造方法に比し
て、歩留りの向上が図れ、製造される半導体レーザの再
現性も高い。
２を成長させるので、段差上への成長工程は２回目の成
長の１回だけであり、前述した従来の製造方法に比し
て、歩留りの向上が図れ、製造される半導体レーザの再
現性も高い。
以上のようにして製造された半導体レーザの構成を、
第２図に示す。構造的には第３図に示すものと同様であ
る。本実施例では、共振器長Ｌは600μｍであり、端面
における電流非注入部の長さｌは25μｍである。
第２図に示す。構造的には第３図に示すものと同様であ
る。本実施例では、共振器長Ｌは600μｍであり、端面
における電流非注入部の長さｌは25μｍである。
本発明にて製造される半導体レーザでは、端面近傍が
中央部よりリッジ11の幅が狭いので、リッジ11の幅によ
ってエピ成長の膜厚が変化するというLPE法の特徴によ
り、リッジ11の幅が狭い端面近傍では活性層４の膜厚が
薄くなる。この結果、端面からの光のしみ出しが大きく
なって、光スポットサイズは拡大し、光出力密度は低下
し、端面における光学的破壊が抑えられる。また溝12の
深さが端面近傍と中央部とでは異なっており、中央部で
は基板１とクラッド層３とは接するが、端面近傍では基
板１とクラッド層３との間にはブロック層２が残存して
いる。この結果、中央部では電流が流れるが、端面近傍
では電流非注入となり、端面での温度上昇を抑えること
ができる。従って、本発明にて製造される半導体レーザ
では、高出力化が可能であり、その利用分野の拡大を図
ることができる。
中央部よりリッジ11の幅が狭いので、リッジ11の幅によ
ってエピ成長の膜厚が変化するというLPE法の特徴によ
り、リッジ11の幅が狭い端面近傍では活性層４の膜厚が
薄くなる。この結果、端面からの光のしみ出しが大きく
なって、光スポットサイズは拡大し、光出力密度は低下
し、端面における光学的破壊が抑えられる。また溝12の
深さが端面近傍と中央部とでは異なっており、中央部で
は基板１とクラッド層３とは接するが、端面近傍では基
板１とクラッド層３との間にはブロック層２が残存して
いる。この結果、中央部では電流が流れるが、端面近傍
では電流非注入となり、端面での温度上昇を抑えること
ができる。従って、本発明にて製造される半導体レーザ
では、高出力化が可能であり、その利用分野の拡大を図
ることができる。
以上詳述した如く本発明では、端面での光学的破壊及
び端面における温度上昇を抑制して高出力化が可能であ
る半導体レーザを、高い歩留りにてしかも再現性良く製
造することができる。
び端面における温度上昇を抑制して高出力化が可能であ
る半導体レーザを、高い歩留りにてしかも再現性良く製
造することができる。
第１図は本発明に係る半導体レーザの製造方法の工程を
示す模式図、第２図は本発明の製造方法に製造された高
出力半導体レーザの構造図、第３図は従来の高出力半導
体レーザの構造図、第４図は従来の半導体レーザの製造
工程を示す模式図である。 １…基板、２…ブロック層、３…クラッド層、４…活性
層、５…クラッド層、６…コンタクト層、11…リッジ、
12…溝
示す模式図、第２図は本発明の製造方法に製造された高
出力半導体レーザの構造図、第３図は従来の高出力半導
体レーザの構造図、第４図は従来の半導体レーザの製造
工程を示す模式図である。 １…基板、２…ブロック層、３…クラッド層、４…活性
層、５…クラッド層、６…コンタクト層、11…リッジ、
12…溝
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 隆夫 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (56)参考文献 特開 平１−293685（ＪＰ，Ａ) 1989年（平成元年）春季第36回応物学 会予稿集 ２ａ−ＺＣ−６ Ｐ．911 (58)調査した分野(Int.Cl.6，ＤＢ名) H01S 3/18
Claims (1)
- 【請求項１】基板上にブロック層を有するダブルヘテロ
接合型の半導体レーザを製造する方法において、 平坦な基板上にブロック層を成長させる工程と、 前記ブロック層に幅が端面近傍では狭く中央部では広い
リッジを形成する工程と、 前記リッジの中央に長手方向において端面近傍では基板
に達せず中央部では基板に達する溝を形成する工程と、 前記溝の表面を含んで前記ブロック層の表面にダブルヘ
テロ接合及びコンタクト層を形成する工程と を有することを特徴とする半導体レーザの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213915A JP2804533B2 (ja) | 1989-08-19 | 1989-08-19 | 半導体レーザの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213915A JP2804533B2 (ja) | 1989-08-19 | 1989-08-19 | 半導体レーザの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0377389A JPH0377389A (ja) | 1991-04-02 |
| JP2804533B2 true JP2804533B2 (ja) | 1998-09-30 |
Family
ID=16647145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1213915A Expired - Fee Related JP2804533B2 (ja) | 1989-08-19 | 1989-08-19 | 半導体レーザの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2804533B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5948974A (ja) * | 1982-09-14 | 1984-03-21 | Nec Corp | 半導体レ−ザ |
| JPS62158386A (ja) * | 1986-01-06 | 1987-07-14 | Oki Electric Ind Co Ltd | 半導体レ−ザ素子 |
| JPH01293685A (ja) * | 1988-05-23 | 1989-11-27 | Toshiba Corp | 半導体レーザ素子 |
-
1989
- 1989-08-19 JP JP1213915A patent/JP2804533B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| １９８９年（平成元年）春季第３６回応物学会予稿集 ２ａ−ＺＣ−６ Ｐ．９１１ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0377389A (ja) | 1991-04-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |