JP2797460B2 - クロマ・エンコーダ - Google Patents
クロマ・エンコーダInfo
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- JP2797460B2 JP2797460B2 JP1158743A JP15874389A JP2797460B2 JP 2797460 B2 JP2797460 B2 JP 2797460B2 JP 1158743 A JP1158743 A JP 1158743A JP 15874389 A JP15874389 A JP 15874389A JP 2797460 B2 JP2797460 B2 JP 2797460B2
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- Processing Of Color Television Signals (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はクロマ・エンコーダに関し、より具体的には
互いに異なる２種類の色差信号からクロマ信号を形成す
る回路に関する。
互いに異なる２種類の色差信号からクロマ信号を形成す
る回路に関する。
［従来の技術］ 従来、色差信号からNTSCやPAL方式のクロマ信号を形
成する回路をディジタル回路で構成する場合、以下のよ
うにしていた。即ち、各色差信号をローパス・フィルタ
で帯域制限した後、A/D変換後のペデスタル・レベルが1
28（８ビットの場合）になるように、クランプ回路でク
ランプし、A/D変換器によりディジタル化する。ディジ
タル化された信号に２の補数変換、バースト・フラグの
付加、時分割多重などの処理をディジタル的に行ない、
ディジタル・クロマ信号を得る。そして、そのディジタ
ルクロマ信号をD/A変換器によりアナログ信号に変換す
る。
成する回路をディジタル回路で構成する場合、以下のよ
うにしていた。即ち、各色差信号をローパス・フィルタ
で帯域制限した後、A/D変換後のペデスタル・レベルが1
28（８ビットの場合）になるように、クランプ回路でク
ランプし、A/D変換器によりディジタル化する。ディジ
タル化された信号に２の補数変換、バースト・フラグの
付加、時分割多重などの処理をディジタル的に行ない、
ディジタル・クロマ信号を得る。そして、そのディジタ
ルクロマ信号をD/A変換器によりアナログ信号に変換す
る。
［発明が解決しようとする課題］ しかし、上記のようにな構成では、A/D変換の前のク
ランプ回路でのクランプ・レベルを正確に所定レベルに
調整しておく必要がある。というのは、クランプ・レベ
ルが所定レベルから外れると、それがそのままクロマ信
号へのキャリア・リークとなるからである。このような
調整は極めて困難であるばかりか、仮に正確に調整でき
たとしても、以後の温度変動などにより、ズレが生じる
可能性がある。
ランプ回路でのクランプ・レベルを正確に所定レベルに
調整しておく必要がある。というのは、クランプ・レベ
ルが所定レベルから外れると、それがそのままクロマ信
号へのキャリア・リークとなるからである。このような
調整は極めて困難であるばかりか、仮に正確に調整でき
たとしても、以後の温度変動などにより、ズレが生じる
可能性がある。
そこで本発明は、このような不都合を生じず、２種類
の色差信号夫々のペデスタル・レベルを所定のレベルに
正確に自動調整することができるため、正確なクランプ
処理を行う必要がなく回路構成を簡略化し、低コスト化
を図ることができると共に、温度変化に伴って発生する
信号レベルの変動に影響されず、２種類の色差信号から
クロマ信号を安定的に形成することができるクロマ・エ
ンコーダを提供することを目的とする。
の色差信号夫々のペデスタル・レベルを所定のレベルに
正確に自動調整することができるため、正確なクランプ
処理を行う必要がなく回路構成を簡略化し、低コスト化
を図ることができると共に、温度変化に伴って発生する
信号レベルの変動に影響されず、２種類の色差信号から
クロマ信号を安定的に形成することができるクロマ・エ
ンコーダを提供することを目的とする。
［課題を解決するための手段］ 本発明に係るクロマ・エンコーダは、２種類の色差信
号を入力し、入力された２種類の色差信号夫々のペデス
タル部を複数回数サンプリングし、このサンプリングに
より得られた複数のサンプル値の平均値を算出し、算出
された平均値と基準値との差分値を夫々算出し、前記入
力された２種類の色差信号から算出された前記差分値を
夫々減算し、出力する演算手段と、前記演算手段より出
力される２種類の色差信号のうちの何れか一方のブラン
キング期間中に、バーストフラグを付加して出力するバ
ーストフラグ付加手段と、前記演算手段及びバーストフ
ラグ付加手段から出力される２種類の色差信号を直角二
相変調することによりクロマ信号を形成するクロマ信号
形成手段とを備えることを特徴とする。
号を入力し、入力された２種類の色差信号夫々のペデス
タル部を複数回数サンプリングし、このサンプリングに
より得られた複数のサンプル値の平均値を算出し、算出
された平均値と基準値との差分値を夫々算出し、前記入
力された２種類の色差信号から算出された前記差分値を
夫々減算し、出力する演算手段と、前記演算手段より出
力される２種類の色差信号のうちの何れか一方のブラン
キング期間中に、バーストフラグを付加して出力するバ
ーストフラグ付加手段と、前記演算手段及びバーストフ
ラグ付加手段から出力される２種類の色差信号を直角二
相変調することによりクロマ信号を形成するクロマ信号
形成手段とを備えることを特徴とする。
本発明に係るクロマ・エンコーダはまた、線順次色差
信号を入力し、入力された線順次色差信号のペデスタル
部を複数回数サンプリングし、このサンプリングにより
得られた複数のサンプル値の平均値を算出し、算出され
た平均値から入力された線順次色差信号が示す各ライン
期間の色差成分の種類を判定すると共に、算出された前
記平均値と基準値との差分値を算出し、前記入力された
線順次色差信号から算出された前記差分値を減算し、出
力する演算手段と、前記演算手段より出力される線順次
色差信号を前記演算手段における判定の結果に従って同
時化し、同時化された２種類の色差信号を出力する同時
化手段と、前記同時化手段より出力される２種類の色差
信号のうちの何れか一方のブランキング期間中に、バー
ストフラグを付加して出力するバーストフラグ付加手段
と、前記同時化手段及びバーストフラグ付加手段から出
力される２種類の色差信号を直角二相変調することによ
りクロマ信号を形成するクロマ信号形成手段とを備える
ことを特徴とする。
信号を入力し、入力された線順次色差信号のペデスタル
部を複数回数サンプリングし、このサンプリングにより
得られた複数のサンプル値の平均値を算出し、算出され
た平均値から入力された線順次色差信号が示す各ライン
期間の色差成分の種類を判定すると共に、算出された前
記平均値と基準値との差分値を算出し、前記入力された
線順次色差信号から算出された前記差分値を減算し、出
力する演算手段と、前記演算手段より出力される線順次
色差信号を前記演算手段における判定の結果に従って同
時化し、同時化された２種類の色差信号を出力する同時
化手段と、前記同時化手段より出力される２種類の色差
信号のうちの何れか一方のブランキング期間中に、バー
ストフラグを付加して出力するバーストフラグ付加手段
と、前記同時化手段及びバーストフラグ付加手段から出
力される２種類の色差信号を直角二相変調することによ
りクロマ信号を形成するクロマ信号形成手段とを備える
ことを特徴とする。
［作用］ 上述の構成により、２種類の色差信号夫々のペデスタ
ル・レベルを所定のレベルに正確に自動調整することが
できるため、正確なクランプ処理を行う必要がなくなる
と共に、温度変化に伴って発生する信号レベルの変動に
影響されず、２種類の色差信号からクロマ信号を安定的
に形成できる。
ル・レベルを所定のレベルに正確に自動調整することが
できるため、正確なクランプ処理を行う必要がなくなる
と共に、温度変化に伴って発生する信号レベルの変動に
影響されず、２種類の色差信号からクロマ信号を安定的
に形成できる。
［実施例］ 以下、図面を参照して本発明の実施例を説明する。
第１図は本発明の一実施例の構成ブロック図である。
10は色差信号Ｒ−Ｙの入力端子、12は色差信号Ｂ−Ｙの
入力端子、14,16はそれぞれ、入力端子10,12に入力する
色差信号Ｒ−Y,B−Ｙの帯域を制限するローパス・フィ
ルタ（LPF）、18,20はペデスタル・レベルを所定レベル
（８ビットの場合で、A/D変換後の128）にクランプする
クランプ回路、22,24はA/D変換器である。
10は色差信号Ｒ−Ｙの入力端子、12は色差信号Ｂ−Ｙの
入力端子、14,16はそれぞれ、入力端子10,12に入力する
色差信号Ｒ−Y,B−Ｙの帯域を制限するローパス・フィ
ルタ（LPF）、18,20はペデスタル・レベルを所定レベル
（８ビットの場合で、A/D変換後の128）にクランプする
クランプ回路、22,24はA/D変換器である。
26,28は、A/D変換器22,24から出力されるディジタル
色差信号Ｒ−Y,B−Ｙの各々に対して、そのペデスタル
部をｎ回サンプリングし、このようにして得られたｎ個
のサンプル値の平均と規定のペデスタル・レベル（即
ち、128）との差値を出力する平均化回路である。第１
図には平均化回路26の内部回路例を図示したが、平均化
回路28の内部も同じ回路構成でよい。平均化回路26の詳
細は後述する。
色差信号Ｒ−Y,B−Ｙの各々に対して、そのペデスタル
部をｎ回サンプリングし、このようにして得られたｎ個
のサンプル値の平均と規定のペデスタル・レベル（即
ち、128）との差値を出力する平均化回路である。第１
図には平均化回路26の内部回路例を図示したが、平均化
回路28の内部も同じ回路構成でよい。平均化回路26の詳
細は後述する。
30,32はそれぞれ、A/D変換器22,24の出力から、平均
化回路26,28による差値を減算する減算器である。34は
スイッチ・ゲート回路、36,38はAM変調のための２の補
数変換回路、40は遅延回路としてのＤフリップフロッ
プ、42はマルチプレクサ、44はD/A変換器、46はバンド
パス・フィルタ（BPF）である。なお、２の補数変換回
路36,38は、回路36について図示したように、排他的オ
ア回路とアダーからなる。48は周波数4fSC（fSCは色副
搬送波周波数）のクロックから2fSC及びfSCのクロック
を形成する分周回路である。
化回路26,28による差値を減算する減算器である。34は
スイッチ・ゲート回路、36,38はAM変調のための２の補
数変換回路、40は遅延回路としてのＤフリップフロッ
プ、42はマルチプレクサ、44はD/A変換器、46はバンド
パス・フィルタ（BPF）である。なお、２の補数変換回
路36,38は、回路36について図示したように、排他的オ
ア回路とアダーからなる。48は周波数4fSC（fSCは色副
搬送波周波数）のクロックから2fSC及びfSCのクロック
を形成する分周回路である。
平均化回路26において、50は平均化回路26の全体を制
御する制御回路、52はラッチ回路、54は加算器、56は加
算器54の出力をラッチするラッチ回路、58はラッチ回路
56の出力を1/nにする除算器、60は除算器58の出力から
ペデスタル・レベル値128を減算する減算器、62は減算
器60の出力をラッチするラッチ回路である。ラッチ回路
56の出力は加算器54に帰還されており、ラッチ回路52、
加算器54及びラッチ回路56により、ディジタル色差信号
Ｒ−Ｙのペデスタル部のｎ個の信号値が累積され、除算
器58によりその平均値が得られる。
御する制御回路、52はラッチ回路、54は加算器、56は加
算器54の出力をラッチするラッチ回路、58はラッチ回路
56の出力を1/nにする除算器、60は除算器58の出力から
ペデスタル・レベル値128を減算する減算器、62は減算
器60の出力をラッチするラッチ回路である。ラッチ回路
56の出力は加算器54に帰還されており、ラッチ回路52、
加算器54及びラッチ回路56により、ディジタル色差信号
Ｒ−Ｙのペデスタル部のｎ個の信号値が累積され、除算
器58によりその平均値が得られる。
第２図を参照して平均化回路26の動作を説明する。ク
ランプ回路18,20でのクランプ位置を決定するクランプ
・パルス17が制御回路28にも印加され、制御回路50は、
当該クランプ・パルス17に応じて先ず、ラッチ回路52,5
6をクリアする。そして、ｍクロック後に、入力信号の
取込みを指示するFFクロック50A,50Bを（ｎ＋１）個、
ラッチ回路52,56に印加する。これにより、第２図に示
すように、ラッチ回路36には、ディジタル色差信号Ｒ−
Ｙのペデスタル部のｎサンプル累積値が保持される。除
算器58はこの累積値をｎで除算し、平均値を出力する。
減算器40でペデスタル・レベルの規定値128を減算する
ことにより、入力の色差信号Ｒ−Ｙのペデスタル・レベ
ルのずれ量が分かる。減算器40の出力をラッチ回路42に
ラッチし、次のペデスタル部の出現まで保持させる。こ
のようにして、平均化回路26は、ペデスタル・レベルの
平均値の規定値128からのずれ量を示す信号を減算器30
に出力する。
ランプ回路18,20でのクランプ位置を決定するクランプ
・パルス17が制御回路28にも印加され、制御回路50は、
当該クランプ・パルス17に応じて先ず、ラッチ回路52,5
6をクリアする。そして、ｍクロック後に、入力信号の
取込みを指示するFFクロック50A,50Bを（ｎ＋１）個、
ラッチ回路52,56に印加する。これにより、第２図に示
すように、ラッチ回路36には、ディジタル色差信号Ｒ−
Ｙのペデスタル部のｎサンプル累積値が保持される。除
算器58はこの累積値をｎで除算し、平均値を出力する。
減算器40でペデスタル・レベルの規定値128を減算する
ことにより、入力の色差信号Ｒ−Ｙのペデスタル・レベ
ルのずれ量が分かる。減算器40の出力をラッチ回路42に
ラッチし、次のペデスタル部の出現まで保持させる。こ
のようにして、平均化回路26は、ペデスタル・レベルの
平均値の規定値128からのずれ量を示す信号を減算器30
に出力する。
次に、第１図の動作を説明する。入力端子10,12に入
力する色差信号Ｒ−Y,B−ＹはLPF14,16により帯域制限
され、クランプ回路18,20によりペデスタル・レベルを
所定値にクランプされ、A/D変換器22,24によりディジタ
ル化される。平均化回路26,28は、上述のようにして、A
/D変換器22,24の出力から、ディジタル色差信号のペデ
スタル部の、規定値からのずれ量を計算し、減算器30,3
2が当該ずれ量を減算する。従って、減算器30,32の出力
において、クランプ回路18,20でのクランプ・レベルの
ずれが完全に相殺されていることになる。
力する色差信号Ｒ−Y,B−ＹはLPF14,16により帯域制限
され、クランプ回路18,20によりペデスタル・レベルを
所定値にクランプされ、A/D変換器22,24によりディジタ
ル化される。平均化回路26,28は、上述のようにして、A
/D変換器22,24の出力から、ディジタル色差信号のペデ
スタル部の、規定値からのずれ量を計算し、減算器30,3
2が当該ずれ量を減算する。従って、減算器30,32の出力
において、クランプ回路18,20でのクランプ・レベルの
ずれが完全に相殺されていることになる。
スイッチ・ゲート回路34は減算器32の出力にバースト
・フラグBF（固定値）を付加し、２の補数変換回路38は
スイッチ・ゲート回路34の出力をAM変調し、Ｄフリップ
フロップ40が周波数2fSCのクロックにより、２の補数変
換回路38の出力を時間軸圧縮する。２の補数変換回路36
は減算器30の出力を２の補数に変換する。マルチプレク
サ42は２の補数変換回路36の出力及びＤフリップフロッ
プ40の出力を時間軸で多重化し、D/A変換器44がマルチ
プレクサ42の出力をアナログ信号に変換する。D/A変換
器44の出力をBPF46で帯域制限すると、目的のアナログ
・クロマ信号が得られる。周波数4fSCのクロック及びこ
れから分周回路48で形成される周波数2fSC,fSCのクロッ
クと、A/D変換器22,24の出力信号、並びにマルチプレク
サ42の出力信号とのタイミングを第３図に図示した。
・フラグBF（固定値）を付加し、２の補数変換回路38は
スイッチ・ゲート回路34の出力をAM変調し、Ｄフリップ
フロップ40が周波数2fSCのクロックにより、２の補数変
換回路38の出力を時間軸圧縮する。２の補数変換回路36
は減算器30の出力を２の補数に変換する。マルチプレク
サ42は２の補数変換回路36の出力及びＤフリップフロッ
プ40の出力を時間軸で多重化し、D/A変換器44がマルチ
プレクサ42の出力をアナログ信号に変換する。D/A変換
器44の出力をBPF46で帯域制限すると、目的のアナログ
・クロマ信号が得られる。周波数4fSCのクロック及びこ
れから分周回路48で形成される周波数2fSC,fSCのクロッ
クと、A/D変換器22,24の出力信号、並びにマルチプレク
サ42の出力信号とのタイミングを第３図に図示した。
第１図では色差信号を８ビットにディジタル化する場
合を図示しているが、本発明は勿論、８ビットの場合に
限定されない。また、PAL方式のクロマ信号を得る場合
にも適用できる。
合を図示しているが、本発明は勿論、８ビットの場合に
限定されない。また、PAL方式のクロマ信号を得る場合
にも適用できる。
第４図は本発明の別の実施例の構成ブロック図を示
す。第４図はスチル・ビデオ記録再生装置に適用した場
合の実施例である。スチル・ビデオ記録再生装置では、
記録媒体には色差信号を線順次で記録するので、クロマ
・エンコーダの入力信号としても線順次色差信号にな
る。即ち第５図に示すように、信号Ｒ−Ｙと信号Ｂ−Ｙ
が交互に連続する信号となり、現在の信号が信号Ｒ−Ｙ
か信号Ｂ−Ｙを示すためにペデスタル・レベルに段差が
設けられている。従来のクロマ・エンコーダでは、この
線順次色差信号を先ず同時化し、別々にクランプするこ
とにより、この段差を除去していたが、本実施例では、
この段差除去も同時に行なうことができる。
す。第４図はスチル・ビデオ記録再生装置に適用した場
合の実施例である。スチル・ビデオ記録再生装置では、
記録媒体には色差信号を線順次で記録するので、クロマ
・エンコーダの入力信号としても線順次色差信号にな
る。即ち第５図に示すように、信号Ｒ−Ｙと信号Ｂ−Ｙ
が交互に連続する信号となり、現在の信号が信号Ｒ−Ｙ
か信号Ｂ−Ｙを示すためにペデスタル・レベルに段差が
設けられている。従来のクロマ・エンコーダでは、この
線順次色差信号を先ず同時化し、別々にクランプするこ
とにより、この段差を除去していたが、本実施例では、
この段差除去も同時に行なうことができる。
入力端子100に入力する線順次色差信号はLPF102で帯
域制限され、クランプ回路104で所定レベルにクランプ
される。クランプ回路104に対するクランプ・パルスCLP
1は、第５図に図示したように、２ラインに１個のパル
スであり、A/D変換器106はクランプ回路104の出力をデ
ィジタル化する。A/D変換器106の出力信号のペデスタル
部に対して、第１図の平均化回路26,28と同様に、制御
回路108の制御下で、ラッチ回路110、加算器112及びラ
ッチ回路114によりｎ個のサンプル値の累積値が算出さ
れ、除算器116でｎで除算されて平均値が得られる。
域制限され、クランプ回路104で所定レベルにクランプ
される。クランプ回路104に対するクランプ・パルスCLP
1は、第５図に図示したように、２ラインに１個のパル
スであり、A/D変換器106はクランプ回路104の出力をデ
ィジタル化する。A/D変換器106の出力信号のペデスタル
部に対して、第１図の平均化回路26,28と同様に、制御
回路108の制御下で、ラッチ回路110、加算器112及びラ
ッチ回路114によりｎ個のサンプル値の累積値が算出さ
れ、除算器116でｎで除算されて平均値が得られる。
除算器116の出力は、ラッチ回路118又は同120にライ
ン毎に交互にラッチされる。ラッチ回路118,120のどち
らにラッチされるかは当初不定である。122はクロマ・
アイデンティティ（CID）判別回路としての比較回路で
あり、ラッチ回路118,120の出力を比較して、後述する
ライン切換えの極性を決定する。即ちラッチ回路120の
値がラッチ回路118の値より大きい時には、除算器116の
出力がラッチ回路120の方にラッチされる期間が、信号
Ｂ−Ｙの期間に相当している。この時、同期信号発生回
路124は、ライン切換え制御信号LSをＬ（ロー）にし、
この逆の時にはＨ（ハイ）にし、それ以後は、水平同期
信号Hsyncによってこのライン切換え制御信号LSを反転
する。
ン毎に交互にラッチされる。ラッチ回路118,120のどち
らにラッチされるかは当初不定である。122はクロマ・
アイデンティティ（CID）判別回路としての比較回路で
あり、ラッチ回路118,120の出力を比較して、後述する
ライン切換えの極性を決定する。即ちラッチ回路120の
値がラッチ回路118の値より大きい時には、除算器116の
出力がラッチ回路120の方にラッチされる期間が、信号
Ｂ−Ｙの期間に相当している。この時、同期信号発生回
路124は、ライン切換え制御信号LSをＬ（ロー）にし、
この逆の時にはＨ（ハイ）にし、それ以後は、水平同期
信号Hsyncによってこのライン切換え制御信号LSを反転
する。
スイッチ126によりラッチ回路118,120の出力をライン
毎に交互に選択し、減算器130に印加する。減算器130は
ペデスタル・レベル値128を減算して、その出力を減算
器132に印加する。
毎に交互に選択し、減算器130に印加する。減算器130は
ペデスタル・レベル値128を減算して、その出力を減算
器132に印加する。
減算器132は、A/D変換器106の出力から減算器130の出
力を減算する。これにより、ディジタル線順次色差信号
の各色成分について、ペデスタル・レベルがゼロ・レベ
ル（＝128）に正確に等しくなる。
力を減算する。これにより、ディジタル線順次色差信号
の各色成分について、ペデスタル・レベルがゼロ・レベ
ル（＝128）に正確に等しくなる。
減算器132の出力は１ラインの遅延回路132及び２つの
スイッチ136,138に印加される。スイッチ136,138は、前
述のライン切換え制御信号LSの制御下で、減算器132の
出力又は遅延回路134の出力をライン毎に交互に選択し
ており、これにより、線順次色差信号が同時化される。
即ちライン・スイッチ138の出力が色差信号Ｂ−Ｙとな
り、ライン・スイッチ136の出力が色差信号Ｒ−Ｙにな
る。以後は、第１図の場合と同様に、スイッチ・ゲート
回路140により、ライン・スイッチ138の出力の色差信号
Ｂ−Ｙにバースト信号が付加され、２の補数変換回路14
2,144によりAM変調され、遅延回路146及びマルチプレク
サ148によりNTSC方式のクロマ信号に変換される。な
お、不要な傷などは、同期信号発生回路124からのブラ
ンキング信号により除去される。そして、D/A変換器150
が、マルチプレクサ148の出力をアナログ化し、アナロ
グ・クロマ信号を出力する。
スイッチ136,138に印加される。スイッチ136,138は、前
述のライン切換え制御信号LSの制御下で、減算器132の
出力又は遅延回路134の出力をライン毎に交互に選択し
ており、これにより、線順次色差信号が同時化される。
即ちライン・スイッチ138の出力が色差信号Ｂ−Ｙとな
り、ライン・スイッチ136の出力が色差信号Ｒ−Ｙにな
る。以後は、第１図の場合と同様に、スイッチ・ゲート
回路140により、ライン・スイッチ138の出力の色差信号
Ｂ−Ｙにバースト信号が付加され、２の補数変換回路14
2,144によりAM変調され、遅延回路146及びマルチプレク
サ148によりNTSC方式のクロマ信号に変換される。な
お、不要な傷などは、同期信号発生回路124からのブラ
ンキング信号により除去される。そして、D/A変換器150
が、マルチプレクサ148の出力をアナログ化し、アナロ
グ・クロマ信号を出力する。
第５図に示すクランプ信号CLP1は、当初、線順次色差
信号のＲ−Ｙ成分及びＢ−Ｙ成分のどちらにでるかは不
定であるが、ライン切換え制御信号LSの極性決定後は、
必ず、Ｒ−Ｙ成分で出現するように設定される。また、
同期信号発生回路124から制御回路108に印加される制御
パルスCLP2は、ラッチ回路110から減算器130に至る平均
化回路の動作タイミングを規定する信号であり、１ライ
ンに１個のパルスを具備する。
信号のＲ−Ｙ成分及びＢ−Ｙ成分のどちらにでるかは不
定であるが、ライン切換え制御信号LSの極性決定後は、
必ず、Ｒ−Ｙ成分で出現するように設定される。また、
同期信号発生回路124から制御回路108に印加される制御
パルスCLP2は、ラッチ回路110から減算器130に至る平均
化回路の動作タイミングを規定する信号であり、１ライ
ンに１個のパルスを具備する。
第２図の実施例では、ラッチ回路118,120の出力で各
ラインの色差成分を判定したが、勿論、ｎサンプルの累
積値又は減算器130の出力信号から、判定することもで
きる。本実施例では色差信号Ｒ−Ｙ及び同Ｂ−Ｙの各々
について、同時化後でなく、線順次信号の段階でペデス
タル・レベルを所定値に正確に補正している。同時化後
であればこのレベル補正の回路が２つ必要になるが、線
順次信号の段階で補正できるので、１つで済み、回路を
小型化できる。また、線順次色差信号の色差成分の判別
も同時に行なうので、これもまた回路の小型化に寄与す
る。
ラインの色差成分を判定したが、勿論、ｎサンプルの累
積値又は減算器130の出力信号から、判定することもで
きる。本実施例では色差信号Ｒ−Ｙ及び同Ｂ−Ｙの各々
について、同時化後でなく、線順次信号の段階でペデス
タル・レベルを所定値に正確に補正している。同時化後
であればこのレベル補正の回路が２つ必要になるが、線
順次信号の段階で補正できるので、１つで済み、回路を
小型化できる。また、線順次色差信号の色差成分の判別
も同時に行なうので、これもまた回路の小型化に寄与す
る。
［発明の効果］ 以上、説明してきたように、本発明によれば、２種類
の色差信号夫々のペデスタル・レベルを所定のレベルに
正確に自動調整することができるため、正確なクランプ
処理を行う必要がなく回路構成を簡略化し、低コスト化
を図ることができると共に、温度変化に伴って発生する
信号レベルの変動に影響されず、２種類の色差信号から
クロマ信号を安定的に形成することができるクロマ・エ
ンコーダを提供することができる。
の色差信号夫々のペデスタル・レベルを所定のレベルに
正確に自動調整することができるため、正確なクランプ
処理を行う必要がなく回路構成を簡略化し、低コスト化
を図ることができると共に、温度変化に伴って発生する
信号レベルの変動に影響されず、２種類の色差信号から
クロマ信号を安定的に形成することができるクロマ・エ
ンコーダを提供することができる。
第１図は本発明の一実施例の構成ブロック図、第２図は
第１図の平均化回路26の動作タイミング図、第３図は第
１図の動作タイミング図、第４図は本発明の第２実施例
の構成ブロック図、第５図は線順次色差信号の波形例を
示す図である。 10:色差信号Ｒ−Ｙの入力端子、12:色差信号Ｂ−Ｙの入
力端子、18,20:クランプ回路、26,28:平均化回路、34:
スイッチ・ゲート回路、36,38,142,144:2の補数変換回
路、40:Dフリップフロップ、42,148:マルチプレクサ、4
8:分周回路、50:制御回路、52,56,62,110,114,118,120:
ラッチ回路、54,112:加算器、58,116:除算器、60,130:
減算器、100:線順次色差信号入力端子、124:同期信号発
生回路
第１図の平均化回路26の動作タイミング図、第３図は第
１図の動作タイミング図、第４図は本発明の第２実施例
の構成ブロック図、第５図は線順次色差信号の波形例を
示す図である。 10:色差信号Ｒ−Ｙの入力端子、12:色差信号Ｂ−Ｙの入
力端子、18,20:クランプ回路、26,28:平均化回路、34:
スイッチ・ゲート回路、36,38,142,144:2の補数変換回
路、40:Dフリップフロップ、42,148:マルチプレクサ、4
8:分周回路、50:制御回路、52,56,62,110,114,118,120:
ラッチ回路、54,112:加算器、58,116:除算器、60,130:
減算器、100:線順次色差信号入力端子、124:同期信号発
生回路
Claims (2)
- 【請求項１】２種類の色差信号を入力し、入力された２
種類の色差信号夫々のペデスタル部を複数回数サンプリ
ングし、このサンプリングにより得られた複数のサンプ
ル値の平均値を算出し、算出された平均値と基準値との
差分値を夫々算出し、前記入力された２種類の色差信号
から算出された前記差分値を夫々減算し、出力する演算
手段と、 前記演算手段より出力される２種類の色差信号のうちの
何れか一方のブランキング期間中に、バーストフラグを
付加して出力するバーストフラグ付加手段と、 前記演算手段及びバーストフラグ付加手段から出力され
る２種類の色差信号を直角二相変調することによりクロ
マ信号を形成するクロマ信号形成手段とを備えることを
特徴とするクロマ・エンコーダ。 - 【請求項２】線順次色差信号を入力し、入力された線順
次色差信号のペデスタル部を複数回数サンプリングし、
このサンプリングにより得られた複数のサンプル値の平
均値を算出し、算出された平均値から入力された線順次
色差信号が示す各ライン期間の色差成分の種類を判定す
ると共に、算出された前記平均値と基準値との差分値を
算出し、前記入力された線順次色差信号から算出された
前記差分値を減算し、出力する演算手段と、 前記演算手段より出力される線順次色差信号を前記演算
手段における判定の結果に従って同時化し、同時化され
た２種類の色差信号を出力する同時化手段と、 前記同時化手段より出力される２種類の色差信号のうち
の何れか一方のブランキング期間中に、バーストフラグ
を付加して出力するバーストフラグ付加手段と、 前記同時化手段及びバーストフラグ付加手段から出力さ
れる２種類の色差信号を直角二相変調することによりク
ロマ信号を形成するクロマ信号形成手段 とを備えることを特徴とするクロマ・エンコーダ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158743A JP2797460B2 (ja) | 1989-06-21 | 1989-06-21 | クロマ・エンコーダ |
| US07/911,808 US5245415A (en) | 1989-06-21 | 1992-07-10 | Chroma encoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158743A JP2797460B2 (ja) | 1989-06-21 | 1989-06-21 | クロマ・エンコーダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0324894A JPH0324894A (ja) | 1991-02-01 |
| JP2797460B2 true JP2797460B2 (ja) | 1998-09-17 |
Family
ID=15678370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1158743A Expired - Fee Related JP2797460B2 (ja) | 1989-06-21 | 1989-06-21 | クロマ・エンコーダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2797460B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0685585B2 (ja) * | 1986-04-23 | 1994-10-26 | 松下電器産業株式会社 | 信号処理回路 |
| JPS6436269A (en) * | 1987-07-31 | 1989-02-07 | Victor Company Of Japan | Clamp circuit for video signal |
| JPH01174190A (ja) * | 1987-12-28 | 1989-07-10 | Olympus Optical Co Ltd | ディジタルカラーエンコーダ |
-
1989
- 1989-06-21 JP JP1158743A patent/JP2797460B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0324894A (ja) | 1991-02-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |