JP2784298B2 - スーパールミネッセントダイオードおよびその製法 - Google Patents
スーパールミネッセントダイオードおよびその製法Info
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Description
【０００１】
【産業上の利用分野】本発明はスーパールミネッセント
ダイオード（以下、ＳＬＤという）およびその製法に関
する。さらに詳しくは、光ファイバジャイロ、光セン
サ、光ディスクなどの光源として有用なインコヒーレン
ト光を、大きな強度と小さな放射角で放射できるＳＬＤ
およびその製法に関する。
ダイオード（以下、ＳＬＤという）およびその製法に関
する。さらに詳しくは、光ファイバジャイロ、光セン
サ、光ディスクなどの光源として有用なインコヒーレン
ト光を、大きな強度と小さな放射角で放射できるＳＬＤ
およびその製法に関する。
【０００２】
【従来の技術】活性層端面から大出力のインコヒーレン
ト光を取り出すＳＬＤでは、ファブリペロ（ＦＰ）モー
ドによるレーザ発振を抑圧することが重要あり、従来よ
り、以下のようなＳＬＤ素子構造が提案されている。
ト光を取り出すＳＬＤでは、ファブリペロ（ＦＰ）モー
ドによるレーザ発振を抑圧することが重要あり、従来よ
り、以下のようなＳＬＤ素子構造が提案されている。
【０００３】すなわち、（１）両端面に無反射コート
（ＡＲ(Anti Refrective) コート）30を形成し、反射率
を低減することによりＦＰモードを抑圧する方法（図８
参照）、（２）素子の活性層の片側を非励起領域31と
し、電流注入領域で発光した光をこの領域で吸収し、等
価的に端面の反射率を低下させ、ＦＰモードを抑圧する
方法（図９参照）、および（３）曲り導波路32を用い、
電流注入領域で発光した光を端面で全反射させ、ＦＰモ
ードを抑圧する方法（図10参照）などが提案されてい
る。
（ＡＲ(Anti Refrective) コート）30を形成し、反射率
を低減することによりＦＰモードを抑圧する方法（図８
参照）、（２）素子の活性層の片側を非励起領域31と
し、電流注入領域で発光した光をこの領域で吸収し、等
価的に端面の反射率を低下させ、ＦＰモードを抑圧する
方法（図９参照）、および（３）曲り導波路32を用い、
電流注入領域で発光した光を端面で全反射させ、ＦＰモ
ードを抑圧する方法（図10参照）などが提案されてい
る。
【０００４】なお、図８〜10で、33は電流注入領域のス
トライプ、30は無反射コート、31は非励起領域である。
トライプ、30は無反射コート、31は非励起領域である。
【０００５】
【発明が解決しようとする課題】しかしながら、端面に
ＡＲコートを形成する（１）の方法では、レーザ発振を
抑えるに充分な超低反射率のＡＲコートを再現性よく形
成する必要があるが、製作が困難であるという問題があ
る。
ＡＲコートを形成する（１）の方法では、レーザ発振を
抑えるに充分な超低反射率のＡＲコートを再現性よく形
成する必要があるが、製作が困難であるという問題があ
る。
【０００６】また、素子の活性層の片側を非励起領域と
する（２）の方法では、このような非励起領域には特別
な吸収機構がないため、ＦＰモードを充分に抑圧するた
めには非励起領域を長くしなければならず、素子のサイ
ズ（長さ）が大きくなってしまうという問題がある。
する（２）の方法では、このような非励起領域には特別
な吸収機構がないため、ＦＰモードを充分に抑圧するた
めには非励起領域を長くしなければならず、素子のサイ
ズ（長さ）が大きくなってしまうという問題がある。
【０００７】さらに、曲り導波路を用いる（３）の方法
でも、曲り導波路を形成するため、（２）の方法同様に
素子のサイズ（長さ）が大きくなってしまうという問題
がある。
でも、曲り導波路を形成するため、（２）の方法同様に
素子のサイズ（長さ）が大きくなってしまうという問題
がある。
【０００８】本発明は、叙上の事情に鑑み、前記従来技
術の有する欠点が解消されたＳＬＤおよびその製法を提
供することを目的とする。すなわち、本発明の目的は、
従来のＳＬＤと同等以上の性能を有するにもかかわらず
素子長さが短かく、かつ面積が小さく、また製作の再現
性に優れたＳＬＤおよびその製法を提供することであ
る。
術の有する欠点が解消されたＳＬＤおよびその製法を提
供することを目的とする。すなわち、本発明の目的は、
従来のＳＬＤと同等以上の性能を有するにもかかわらず
素子長さが短かく、かつ面積が小さく、また製作の再現
性に優れたＳＬＤおよびその製法を提供することであ
る。
【０００９】
【課題を解決するための手段】本発明のＳＬＤは、一導
電型の半導体基板上に、該基板と同じ導電型の下部クラ
ッド層、活性層、および前記基板と反対の導電型の上部
クラッド層が形成されたスーパールミネッセントダイオ
ードであって、前記上部クラッド層中に、前記基板と同
じ導電型であり、バンドギャップエネルギが前記活性層
と等しいかまたは前記活性層よりも小さく、かつ、屈折
率が前記活性層と等しいかまたは前記活性層よりも大き
い電流ブロッキング層が、ストライプ状の電流注入領域
を除いて設けられており、前記ストライプ状の電流注入
領域を遮断している電流非注入領域における前記半導体
基板に、前記活性層の下面と前記電流ブロッキング層の
下面とのあいだの距離にほぼ等しい段差が設けられ、前
記電流注入領域における前記活性層と同一面の前記電流
非注入領域に前記電流ブロッキング層が位置するように
形成されてなることを特徴としている。
電型の半導体基板上に、該基板と同じ導電型の下部クラ
ッド層、活性層、および前記基板と反対の導電型の上部
クラッド層が形成されたスーパールミネッセントダイオ
ードであって、前記上部クラッド層中に、前記基板と同
じ導電型であり、バンドギャップエネルギが前記活性層
と等しいかまたは前記活性層よりも小さく、かつ、屈折
率が前記活性層と等しいかまたは前記活性層よりも大き
い電流ブロッキング層が、ストライプ状の電流注入領域
を除いて設けられており、前記ストライプ状の電流注入
領域を遮断している電流非注入領域における前記半導体
基板に、前記活性層の下面と前記電流ブロッキング層の
下面とのあいだの距離にほぼ等しい段差が設けられ、前
記電流注入領域における前記活性層と同一面の前記電流
非注入領域に前記電流ブロッキング層が位置するように
形成されてなることを特徴としている。
【００１０】
【００１１】また、前記電流注入領域はチップの両端面
に露出するように形成され、そのあいだに電流非注入領
域が形成されることが好ましい。
に露出するように形成され、そのあいだに電流非注入領
域が形成されることが好ましい。
【００１２】さらに、前記電流非注入領域における前記
半導体基板の段差が前記ストライプ状の電流注入領域の
延びる方向に複数個設けられていることが好ましい。
半導体基板の段差が前記ストライプ状の電流注入領域の
延びる方向に複数個設けられていることが好ましい。
【００１３】また、本発明のＳＬＤの製法は、（ａ）半
導体基板の表面で電流非注入領域とする場所に活性層の
下面と電流ブロッキング層の下面とのあいだの距離にほ
ぼ等しい段差の凹部を形成し、（ｂ）該半導体基板の表
面に下部クラッド層、活性層、上部第１クラッド層、お
よびバンドギャップエネルギが前記活性層と等しいかま
たは前記活性層よりも小さく、かつ、屈折率が前記活性
層と等しいかまたは前記活性層よりも大きい材料からな
る電流ブロッキング層を順次積層し、（ｃ）前記凹部の
上部にかからないように前記電流ブロッキング層にスト
ライプ溝を形成し、（ｄ）さらに上部第２クラッド層お
よびキャップ層を積層することを特徴とする。
導体基板の表面で電流非注入領域とする場所に活性層の
下面と電流ブロッキング層の下面とのあいだの距離にほ
ぼ等しい段差の凹部を形成し、（ｂ）該半導体基板の表
面に下部クラッド層、活性層、上部第１クラッド層、お
よびバンドギャップエネルギが前記活性層と等しいかま
たは前記活性層よりも小さく、かつ、屈折率が前記活性
層と等しいかまたは前記活性層よりも大きい材料からな
る電流ブロッキング層を順次積層し、（ｃ）前記凹部の
上部にかからないように前記電流ブロッキング層にスト
ライプ溝を形成し、（ｄ）さらに上部第２クラッド層お
よびキャップ層を積層することを特徴とする。
【００１４】
【作用】本発明のＳＬＤにおいては、電流非注入領域に
段差が設けられているため、活性層と電流非注入領域の
電流ブロッキング層とがほぼ同じ高さになり、活性層か
ら出た光は、電流ブロッキング層で有効に吸収される。
その結果、非励起領域を短くしても光を確実に吸収する
ことができる。また、本発明の製法によれば、半導体基
板に凹部を形成しておくだけで、電流非注入領域で活性
層から出る光を吸収する構造を簡単に形成することがで
きる。
段差が設けられているため、活性層と電流非注入領域の
電流ブロッキング層とがほぼ同じ高さになり、活性層か
ら出た光は、電流ブロッキング層で有効に吸収される。
その結果、非励起領域を短くしても光を確実に吸収する
ことができる。また、本発明の製法によれば、半導体基
板に凹部を形成しておくだけで、電流非注入領域で活性
層から出る光を吸収する構造を簡単に形成することがで
きる。
【００１５】
【実施例】つぎに添付図面を参照しつつ本発明のＳＬＤ
を詳細に説明する。図１は本発明のＳＬＤの一実施例の
説明図である。
を詳細に説明する。図１は本発明のＳＬＤの一実施例の
説明図である。
【００１６】図１において、１はｎ−ＧａＡｓからなる
半導体基板であり、該半導体基板１の表面には0.2 〜0.
5 μｍの深さで長方形状の段差が形成されている。
半導体基板であり、該半導体基板１の表面には0.2 〜0.
5 μｍの深さで長方形状の段差が形成されている。
【００１７】前記半導体基板１上にはｎ−Ａｌ0.6 Ｇａ
0.4 Ａｓからなる厚さ1.0 〜3.0 μｍ程度の下部クラッ
ド層２、アンドープＡｌ0.05Ｇａ0.95Ａｓからなる厚さ
0.04〜0.2 μｍ程度の活性層３、およびｐ−Ａｌ0.6 Ｇ
ａ0.4 Ａｓからなる厚さ0.2〜0.5 μｍ程度の上部第１
クラッド層４が形成されている。そして、該上部第１ク
ラッド層４上には、さらに、ｎ−ＧａＡｓからなる厚さ
0.2 〜1.0 μｍ程度の電流ブロッキング層５、ｎ−Ａｌ
0.15Ｇａ0.85Ａｓからなる厚さ0.04〜0.2 μｍ程度の蒸
発防止層６、ｐ−Ａｌ0.6 Ｇａ0.4 Ａｓからなる厚さ1.
0 〜3.0 μｍ程度の上部第２クラッド層７、およびｐ+
−ＧａＡｓからなる厚さ0.3 〜5.0 μｍ程度のキャップ
層８が形成されている。この電流ブロッキング層５と活
性層３との距離は電流注入部の真下に有効に電流を供給
し、無効電流を少なくするため、0.2 〜0.5 μｍ程度に
形成され、電流ブロッキング層５と活性層３とのあいだ
の上部クラッド層である上部第１クラッド層４の比抵抗
が0.01〜0.5 Ω・cmとされるのが好ましい。
0.4 Ａｓからなる厚さ1.0 〜3.0 μｍ程度の下部クラッ
ド層２、アンドープＡｌ0.05Ｇａ0.95Ａｓからなる厚さ
0.04〜0.2 μｍ程度の活性層３、およびｐ−Ａｌ0.6 Ｇ
ａ0.4 Ａｓからなる厚さ0.2〜0.5 μｍ程度の上部第１
クラッド層４が形成されている。そして、該上部第１ク
ラッド層４上には、さらに、ｎ−ＧａＡｓからなる厚さ
0.2 〜1.0 μｍ程度の電流ブロッキング層５、ｎ−Ａｌ
0.15Ｇａ0.85Ａｓからなる厚さ0.04〜0.2 μｍ程度の蒸
発防止層６、ｐ−Ａｌ0.6 Ｇａ0.4 Ａｓからなる厚さ1.
0 〜3.0 μｍ程度の上部第２クラッド層７、およびｐ+
−ＧａＡｓからなる厚さ0.3 〜5.0 μｍ程度のキャップ
層８が形成されている。この電流ブロッキング層５と活
性層３との距離は電流注入部の真下に有効に電流を供給
し、無効電流を少なくするため、0.2 〜0.5 μｍ程度に
形成され、電流ブロッキング層５と活性層３とのあいだ
の上部クラッド層である上部第１クラッド層４の比抵抗
が0.01〜0.5 Ω・cmとされるのが好ましい。
【００１８】電流ブロッキング層５には、電流注入領域
13を形成するストライプが形成され、このストライプは
基板表面の段差に現われているように、また図５に平面
図が示されるように、チップ全体に形成されるのではな
く、発光端面Ａから一定の長さＬと後端面から一定の長
さＭだけ形成され、そのあいだに電流ブロッキング層５
が残され、電流非注入領域を形成している。本実施例で
は、この電流非注入領域が形成される部分の半導体基板
に段差が形成されており、図６に図５のＶＩ−ＶＩ線断
面図を示すように、電流注入領域の活性層３の高さと電
流非注入領域の電流ブロッキング層５の高さとがほぼ同
じ位置に形成されている。また、本実施例におけるスト
ライプの発光端面Ａ側の長さＬは100 〜180 μｍ、後端
面側の長さＭは30〜100 μｍにした。ここでチップの大
きさは250 μｍ×250 μｍで、ストライプの幅は３〜20
μｍ程度であった。
13を形成するストライプが形成され、このストライプは
基板表面の段差に現われているように、また図５に平面
図が示されるように、チップ全体に形成されるのではな
く、発光端面Ａから一定の長さＬと後端面から一定の長
さＭだけ形成され、そのあいだに電流ブロッキング層５
が残され、電流非注入領域を形成している。本実施例で
は、この電流非注入領域が形成される部分の半導体基板
に段差が形成されており、図６に図５のＶＩ−ＶＩ線断
面図を示すように、電流注入領域の活性層３の高さと電
流非注入領域の電流ブロッキング層５の高さとがほぼ同
じ位置に形成されている。また、本実施例におけるスト
ライプの発光端面Ａ側の長さＬは100 〜180 μｍ、後端
面側の長さＭは30〜100 μｍにした。ここでチップの大
きさは250 μｍ×250 μｍで、ストライプの幅は３〜20
μｍ程度であった。
【００１９】半導体基板１の裏面およびキャップ層８の
表面にはそれぞれＡｕＧｅＮｉ／ＡｕおよびＴｉ／Ａｕ
などからなるオーミック電極９および10がそれぞれ設け
られている。また、図１における前端面Ａおよび後端面
にはＡｌ2 Ｏ3 膜をλ／４の厚さ形成したり、さらにａ
−Ｓｉ膜などを多層化して低反射率コーティング膜11、
12がそれぞれ設けられている。この低反射率コーティン
グ膜11、12を形成することにより、反射率を30％から４
％程度に低下でき、さらに多層化することにより１％以
下に低下できる。
表面にはそれぞれＡｕＧｅＮｉ／ＡｕおよびＴｉ／Ａｕ
などからなるオーミック電極９および10がそれぞれ設け
られている。また、図１における前端面Ａおよび後端面
にはＡｌ2 Ｏ3 膜をλ／４の厚さ形成したり、さらにａ
−Ｓｉ膜などを多層化して低反射率コーティング膜11、
12がそれぞれ設けられている。この低反射率コーティン
グ膜11、12を形成することにより、反射率を30％から４
％程度に低下でき、さらに多層化することにより１％以
下に低下できる。
【００２０】前記電流ブロッキング層５は、前記電流注
入領域13を除いて、上部クラッド層中に設けられ、電流
注入領域13下の活性層のみで発光させている。この電流
ブロッキング層５は、前記半導体基板１と同じ導電型で
あり、バンドギャップエネルギが前記活性層３と等しい
かまたは活性層３よりも小さく、かつ、屈折率が同じく
活性層３と等しいかまたは活性層３よりも大きい。この
ため、電流注入領域13の下の活性層３で発光して端面Ａ
と反対側に進んだ光は反射することなく、容易に電流ブ
ロッキング層５に入り込む。しかも本発明によれば、電
流非注入領域には段差が形成されているため、電流注入
領域での活性層３の高さと電流非注入領域での電流ブロ
ッキング層５の高さとがほぼ同じ高さに形成されてお
り、前記活性層３から発光した光を一層有効に吸収する
ことができる。
入領域13を除いて、上部クラッド層中に設けられ、電流
注入領域13下の活性層のみで発光させている。この電流
ブロッキング層５は、前記半導体基板１と同じ導電型で
あり、バンドギャップエネルギが前記活性層３と等しい
かまたは活性層３よりも小さく、かつ、屈折率が同じく
活性層３と等しいかまたは活性層３よりも大きい。この
ため、電流注入領域13の下の活性層３で発光して端面Ａ
と反対側に進んだ光は反射することなく、容易に電流ブ
ロッキング層５に入り込む。しかも本発明によれば、電
流非注入領域には段差が形成されているため、電流注入
領域での活性層３の高さと電流非注入領域での電流ブロ
ッキング層５の高さとがほぼ同じ高さに形成されてお
り、前記活性層３から発光した光を一層有効に吸収する
ことができる。
【００２１】つぎに本発明のＳＬＤの製法について、Ｍ
ＢＥ法で作製するばあいを例にとって図２に基づき説明
する。
ＢＥ法で作製するばあいを例にとって図２に基づき説明
する。
【００２２】まず、ｎ−ＧａＡｓからなる半導体基板１
に、図３に示されるようなマスクを用いて深さ0.4 μｍ
で長方形状にエッチングする。図３で、破線はＳＬＤチ
ップの形状を示す。
に、図３に示されるようなマスクを用いて深さ0.4 μｍ
で長方形状にエッチングする。図３で、破線はＳＬＤチ
ップの形状を示す。
【００２３】ついで、エッチング処理された半導体基板
状１の表面に厚さ1.5 μｍのｎ−Ａｌ0.6 Ｇａ0.4 Ａｓ
からなる下部クラッド層２、厚さ0.08μｍのアンドープ
Ａｌ0.05Ｇａ0.95Ａｓからなる活性層３、厚さ0.4 μｍ
のｐ−Ａｌ0.6 Ｇａ0.4 Ａｓからなる上部第１クラッド
層４、厚さ0.3 μｍのｎ−ＧａＡｓからなる電流ブロッ
キング層５、厚さ0.07μｍのｎ−Ａｌ0.15Ｇａ0.85Ａｓ
からなる蒸発防止層６および厚さ0.04μｍのアンドープ
ＧａＡｓからなる表面保護層21を順次積層する（図２の
（ａ）参照）。この際、電流ブロッキング層５と活性層
３との距離は0.2 〜0.5 μｍ程度になるようにする。ま
た、上部第１クラッド層４の比抵抗は0.01〜0.5 Ω・cm
となるようにする。
状１の表面に厚さ1.5 μｍのｎ−Ａｌ0.6 Ｇａ0.4 Ａｓ
からなる下部クラッド層２、厚さ0.08μｍのアンドープ
Ａｌ0.05Ｇａ0.95Ａｓからなる活性層３、厚さ0.4 μｍ
のｐ−Ａｌ0.6 Ｇａ0.4 Ａｓからなる上部第１クラッド
層４、厚さ0.3 μｍのｎ−ＧａＡｓからなる電流ブロッ
キング層５、厚さ0.07μｍのｎ−Ａｌ0.15Ｇａ0.85Ａｓ
からなる蒸発防止層６および厚さ0.04μｍのアンドープ
ＧａＡｓからなる表面保護層21を順次積層する（図２の
（ａ）参照）。この際、電流ブロッキング層５と活性層
３との距離は0.2 〜0.5 μｍ程度になるようにする。ま
た、上部第１クラッド層４の比抵抗は0.01〜0.5 Ω・cm
となるようにする。
【００２４】本発明では電流ブロッキング層５のバンド
ギャップエネルギが活性層３のバンドギャップエネルギ
と等しいかまたはそれより小さく、かつ、電流ブロッキ
ング層５の屈折率が活性層３の屈折率と等しいかそれよ
りも大きくなるように形成されている。電流ブロッキン
グ層５や活性層３にＡｌx Ｇａ1-x Ａｓを使用すると、
ｘが小さいときバンドギャップエネルギは小さく、屈折
率は大きく、ｘが大きくなるとバンドギャップエネルギ
は大きくなり、屈折率は小さくなる。したがって電流ブ
ロッキング層に活性層よりｘの小さい組成を使用するこ
とにより、前述の関係がえられる。
ギャップエネルギが活性層３のバンドギャップエネルギ
と等しいかまたはそれより小さく、かつ、電流ブロッキ
ング層５の屈折率が活性層３の屈折率と等しいかそれよ
りも大きくなるように形成されている。電流ブロッキン
グ層５や活性層３にＡｌx Ｇａ1-x Ａｓを使用すると、
ｘが小さいときバンドギャップエネルギは小さく、屈折
率は大きく、ｘが大きくなるとバンドギャップエネルギ
は大きくなり、屈折率は小さくなる。したがって電流ブ
ロッキング層に活性層よりｘの小さい組成を使用するこ
とにより、前述の関係がえられる。
【００２５】つぎに、図４に示されるようなマスクを用
い、前述した第１回結晶成長工程で積層したウエハに電
流ブロッキング層５に達するストライプ溝（幅約６μ
ｍ）をケミカルエッチングにより形成する（図２の
（ｂ）参照）。その際、Ａｌを含むクラッド層が空気中
で酸化されるのを防止し、後述の蒸発速度の差を利用し
て蒸発により除去するため、電流ブロッキング層５のう
ち下部の0.1 μｍ程度を残すようにする。このマスクは
チップへの切断線を図４に破線で示すように、ストライ
プ溝の途中で切断する構造にしており、ストライプ溝が
両端面に露出するようになっている。その結果、後端面
からも発光させることができ、発光量をモニターするこ
とができると共に、ウエハからチップへの切断箇所が少
々ずれても常に電流注入領域が端面に露出し、性能的に
安定させ易い。
い、前述した第１回結晶成長工程で積層したウエハに電
流ブロッキング層５に達するストライプ溝（幅約６μ
ｍ）をケミカルエッチングにより形成する（図２の
（ｂ）参照）。その際、Ａｌを含むクラッド層が空気中
で酸化されるのを防止し、後述の蒸発速度の差を利用し
て蒸発により除去するため、電流ブロッキング層５のう
ち下部の0.1 μｍ程度を残すようにする。このマスクは
チップへの切断線を図４に破線で示すように、ストライ
プ溝の途中で切断する構造にしており、ストライプ溝が
両端面に露出するようになっている。その結果、後端面
からも発光させることができ、発光量をモニターするこ
とができると共に、ウエハからチップへの切断箇所が少
々ずれても常に電流注入領域が端面に露出し、性能的に
安定させ易い。
【００２６】つぎに前記ウエハを再びＭＢＥ装置内に入
れ、ＧａＡｓとＡｌＧａＡｓとの蒸発速度の差を利用
し、ＧａＡｓだけを選択的に蒸発させる（図２の（ｃ）
参照）。この熱エッチング工程の温度は約760 ℃で、処
理時間は約10分である。そして、ＧａＡｓの蒸発速度は
760 ℃で1.2 μｍ／ｈであるのに対し、Ａｌ0.15Ｇａ
0.85Ａｓの蒸発速度は760 ℃で0.01μｍ／ｈ以下である
ので、ＧａＡｓのみ選択的に蒸発する。この工程によ
り、表面が酸化されていない、きれいなクラッド層が現
われる。
れ、ＧａＡｓとＡｌＧａＡｓとの蒸発速度の差を利用
し、ＧａＡｓだけを選択的に蒸発させる（図２の（ｃ）
参照）。この熱エッチング工程の温度は約760 ℃で、処
理時間は約10分である。そして、ＧａＡｓの蒸発速度は
760 ℃で1.2 μｍ／ｈであるのに対し、Ａｌ0.15Ｇａ
0.85Ａｓの蒸発速度は760 ℃で0.01μｍ／ｈ以下である
ので、ＧａＡｓのみ選択的に蒸発する。この工程によ
り、表面が酸化されていない、きれいなクラッド層が現
われる。
【００２７】ついでウエハ温度を580 ℃まで下げ、第２
回の結晶成長工程により、厚さ1.2μｍのｐ−Ａｌ0.6
Ｇａ0.4 Ａｓからなる上部第２クラッド層７および厚さ
1.2μｍのｐ+ −ＧａＡｓからなるキャップ層８を前記
ウエハ上に積層する（図２の（ｄ）参照）。
回の結晶成長工程により、厚さ1.2μｍのｐ−Ａｌ0.6
Ｇａ0.4 Ａｓからなる上部第２クラッド層７および厚さ
1.2μｍのｐ+ −ＧａＡｓからなるキャップ層８を前記
ウエハ上に積層する（図２の（ｄ）参照）。
【００２８】以上のように、１回のマスク工程と２回の
エピ工程だけでウエハ製造工程が終了する。このように
して製造されたウエハをラッピングによりｎ−ＧａＡｓ
基板１を削り、厚さ60μｍ程度にする。そののち、ウエ
ハの下面および上面にそれぞれＡｕＧｅＮｉ／Ａｕおよ
びＴｉ／Ａｕなどを蒸着させて、オーミック電極９、10
を形成する。さらに、劈開でチップ化を行い、えられた
チップの両端面にスパッタ法でＡｌ2 Ｏ3 、ａ−Ｓｉか
らなる低反射率コーティング膜11、12を形成する。
エピ工程だけでウエハ製造工程が終了する。このように
して製造されたウエハをラッピングによりｎ−ＧａＡｓ
基板１を削り、厚さ60μｍ程度にする。そののち、ウエ
ハの下面および上面にそれぞれＡｕＧｅＮｉ／Ａｕおよ
びＴｉ／Ａｕなどを蒸着させて、オーミック電極９、10
を形成する。さらに、劈開でチップ化を行い、えられた
チップの両端面にスパッタ法でＡｌ2 Ｏ3 、ａ−Ｓｉか
らなる低反射率コーティング膜11、12を形成する。
【００２９】なお、前述した実施例では、結晶を成長さ
せる方法としてＭＢＥ法を用いているが、ＭＢＥ法以外
にＭＯＶＰＥ法（有機金属気相成長法）、ＭＯＭＢＥ法
（有機金属分子線成長法）などを用いることもできる。
せる方法としてＭＢＥ法を用いているが、ＭＢＥ法以外
にＭＯＶＰＥ法（有機金属気相成長法）、ＭＯＭＢＥ法
（有機金属分子線成長法）などを用いることもできる。
【００３０】また、前述した実施例では、電流非注入領
域での段差は１個であったが、図７に示されるように複
数の段差を形成すると、光が散乱されるので、さらにＦ
Ｐモードの抑圧に効果がある。
域での段差は１個であったが、図７に示されるように複
数の段差を形成すると、光が散乱されるので、さらにＦ
Ｐモードの抑圧に効果がある。
【００３１】さらに、前述の実施例ではｎ型ＧａＡｓか
らなる半導体基板の例で説明したが、逆のｐ型基板でも
よく、またＧａＡｓ以外のＩｎＰ、ＺｎＳｅなどでもよ
い。さらに、Ａｌx Ｇａ1-x ＡｓでＡｌとＧａの割合を
特定値の例で説明したが、その値に限らず、クラッド層
では0.3 ≦ｘ≦0.8 の範囲で、活性層では0.0 ≦ｘ≦0.
3 の範囲で、電流ブロッキング層では0.0 ≦ｘ≦0.3 の
範囲で特性に応じて自由に選定できる。また基板上に積
層する半導体層もＡｌＧａＡｓ層に限らず、ＩｎＧａＡ
ｌＰ、ＩｎＧａＡｓＰ、ＺｎＣｄＳＳｅなどを使用する
こともできる。
らなる半導体基板の例で説明したが、逆のｐ型基板でも
よく、またＧａＡｓ以外のＩｎＰ、ＺｎＳｅなどでもよ
い。さらに、Ａｌx Ｇａ1-x ＡｓでＡｌとＧａの割合を
特定値の例で説明したが、その値に限らず、クラッド層
では0.3 ≦ｘ≦0.8 の範囲で、活性層では0.0 ≦ｘ≦0.
3 の範囲で、電流ブロッキング層では0.0 ≦ｘ≦0.3 の
範囲で特性に応じて自由に選定できる。また基板上に積
層する半導体層もＡｌＧａＡｓ層に限らず、ＩｎＧａＡ
ｌＰ、ＩｎＧａＡｓＰ、ＺｎＣｄＳＳｅなどを使用する
こともできる。
【００３２】また、活性層をアンドープの例で説明した
が、ｐ型やｎ型でもよい。また、ストライプもストライ
プ溝の例で説明したが、溝以外の構成でもよい。
が、ｐ型やｎ型でもよい。また、ストライプもストライ
プ溝の例で説明したが、溝以外の構成でもよい。
【００３３】また前述の例では、熱エッチングで電流ブ
ロッキング層のエッチングを完全に行う例で説明した
が、熱エッチング工程を行わないばあいは、蒸発防止層
６や表面保護層21は不要である。
ロッキング層のエッチングを完全に行う例で説明した
が、熱エッチング工程を行わないばあいは、蒸発防止層
６や表面保護層21は不要である。
【００３４】
【発明の効果】以上説明したとおり、本発明のＳＬＤに
おいては、非励起領域が有効な光吸収機能をもっている
ので、該領域は短かくてもよく、その結果、素子のサイ
ズ（長さ）を小さくすることができる。また、電流注入
部に有効に電流を注入できるので、小さな電流で、大き
な強度のインコヒーレント光を発光させることができ
る。さらに、電流注入部と光吸収機能をもつ非励起領域
をマスク１回の工程だけで作製することができ、その他
の工程は変わらないので製造が容易である。
おいては、非励起領域が有効な光吸収機能をもっている
ので、該領域は短かくてもよく、その結果、素子のサイ
ズ（長さ）を小さくすることができる。また、電流注入
部に有効に電流を注入できるので、小さな電流で、大き
な強度のインコヒーレント光を発光させることができ
る。さらに、電流注入部と光吸収機能をもつ非励起領域
をマスク１回の工程だけで作製することができ、その他
の工程は変わらないので製造が容易である。
【００３５】また、後端面にも発光させる構造とするこ
とにより、後端面からの光をモニターすることにより発
光強度を常に知ることができると共に、ストライプを形
成するマスクを正確な位置合わせをしなくても発光端面
まで必ずストライプが形成され、製造が容易で、コスト
ダウンに寄与する。
とにより、後端面からの光をモニターすることにより発
光強度を常に知ることができると共に、ストライプを形
成するマスクを正確な位置合わせをしなくても発光端面
まで必ずストライプが形成され、製造が容易で、コスト
ダウンに寄与する。
【００３６】その結果、特別の工程を必要とすることは
なく、性能の良い小型のＳＬＤをうることができる。
なく、性能の良い小型のＳＬＤをうることができる。
【図１】本発明のＳＬＤの一実施例の説明図である。
【図２】本発明のＳＬＤの一実施例の製造工程説明図で
ある。
ある。
【図３】本発明のＳＬＤの製造に用いられるマスクの部
分平面図である。
分平面図である。
【図４】本発明のＳＬＤの製造に用いられる他の例のマ
スクの部分平面図である。
スクの部分平面図である。
【図５】本発明のＳＬＤチップの一実施例の平面説明図
である。
である。
【図６】図５に示されるチップのＶＩ−ＶＩ線断面図で
ある。
ある。
【図７】複数の段差が形成された半導体基板の断面説明
図である。
図である。
【図８】従来のＳＬＤの断面説明図である。
【図９】従来のＳＬＤの断面説明図である。
【図１０】従来のＳＬＤの断面説明図である。
１ 半導体基板 ２ 下部クラッド層 ３ 活性層 ４ 上部第１クラッド層 ５ 電流ブロッキング層 ７ 上部第２クラッド層 13 電流注入領域
フロントページの続き (56)参考文献 特開 昭63−147379（ＪＰ，Ａ) 特開 昭55−82482（ＪＰ，Ａ) 特開 昭64−61970（ＪＰ，Ａ) 特開 昭56−135994（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 33/00
Claims (4)
- 【請求項１】 一導電型の半導体基板上に、該基板と同
じ導電型の下部クラッド層、活性層、および前記基板と
反対の導電型の上部クラッド層が形成されたスーパール
ミネッセントダイオードであって、 前記上部クラッド層中に、前記基板と同じ導電型であ
り、バンドギャップエネルギが前記活性層と等しいかま
たは前記活性層よりも小さく、かつ、屈折率が前記活性
層と等しいかまたは前記活性層よりも大きい電流ブロッ
キング層が、ストライプ状の電流注入領域を除いて設け
られており、 前記ストライプ状の電流注入領域を遮断している電流非
注入領域における前記半導体基板に、前記活性層の下面
と前記電流ブロッキング層の下面とのあいだの距離にほ
ぼ等しい段差が設けられ、前記電流注入領域における前
記活性層と同一面の前記電流非注入領域に前記電流ブロ
ッキング層が位置するように形成されてなることを特徴
とするスーパールミネッセントダイオード。 - 【請求項２】 前記電流注入領域がチップの両端面に露
出するように形成され、そのあいだに電流非注入領域が
形成されてなる請求項１記載のスーパールミネッセント
ダイオード。 - 【請求項３】 前記電流非注入領域における前記半導体
基板の段差が前記ストライプ状の電流注入領域の延びる
方向に複数個設けられてなる請求項１記載のスーパール
ミネッセントダイオード。 - 【請求項４】 （ａ）半導体基板の表面で電流非注入領
域とする場所に活性層の下面と電流ブロッキング層の下
面との間の距離にほぼ等しい段差の凹部を形成し、 （ｂ）該半導体基板の表面に下部クラッド層、活性層、
上部第１クラッド層、およびバンドギャップエネルギが
前記活性層と等しいかまたは前記活性層よりも小さく、
かつ、屈折率が前記活性層と等しいかまたは前記活性層
よりも大きい材料からなる電流ブロッキング層を順次積
層し、 （ｃ）前記凹部の上部にかからないように前記電流ブロ
ッキング層にストライプ溝を形成し、 （ｄ）さらに上部第２クラッド層およびキャップ層を積
層する ことを特徴とするスーパールミネッセントダイオ
ードの製法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24466392A JP2784298B2 (ja) | 1992-09-14 | 1992-09-14 | スーパールミネッセントダイオードおよびその製法 |
| US08/394,034 US5574304A (en) | 1992-09-14 | 1995-02-24 | Superluminescent diode with offset current injection regions |
| US08/671,366 US5981978A (en) | 1992-09-14 | 1996-06-27 | Superluminescent diode and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24466392A JP2784298B2 (ja) | 1992-09-14 | 1992-09-14 | スーパールミネッセントダイオードおよびその製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0697496A JPH0697496A (ja) | 1994-04-08 |
| JP2784298B2 true JP2784298B2 (ja) | 1998-08-06 |
Family
ID=17122105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24466392A Expired - Fee Related JP2784298B2 (ja) | 1992-09-14 | 1992-09-14 | スーパールミネッセントダイオードおよびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2784298B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6996150B1 (en) | 1994-09-14 | 2006-02-07 | Rohm Co., Ltd. | Semiconductor light emitting device and manufacturing method therefor |
| JP2006032509A (ja) * | 2004-07-14 | 2006-02-02 | Nippon Telegr & Teleph Corp <Ntt> | 半導体発光素子及びそれを用いた光伝送システム |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5582482A (en) * | 1978-12-16 | 1980-06-21 | Fujitsu Ltd | Semiconductor luminous device |
| JPS56135994A (en) * | 1980-03-28 | 1981-10-23 | Fujitsu Ltd | Semiconductor light emitting device |
| JPS63147379A (ja) * | 1986-12-10 | 1988-06-20 | Nec Corp | 端面発光ダイオ−ドの製造方法 |
| JPS6461970A (en) * | 1987-09-02 | 1989-03-08 | Mitsubishi Electric Corp | Edge face light-emitting diode |
-
1992
- 1992-09-14 JP JP24466392A patent/JP2784298B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0697496A (ja) | 1994-04-08 |
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Legal Events
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