JP2770850B2 - 積層セラミックス素子 - Google Patents
積層セラミックス素子Info
- Publication number
- JP2770850B2 JP2770850B2 JP7281230A JP28123095A JP2770850B2 JP 2770850 B2 JP2770850 B2 JP 2770850B2 JP 7281230 A JP7281230 A JP 7281230A JP 28123095 A JP28123095 A JP 28123095A JP 2770850 B2 JP2770850 B2 JP 2770850B2
- Authority
- JP
- Japan
- Prior art keywords
- internal electrode
- electrode pattern
- multilayer ceramic
- ceramic element
- ceramic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Thermistors And Varistors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は積層セラミックス素
子に属し、特に、大電流が表面上に流れる性質をもつ積
層セラミックス素子に属する。
子に属し、特に、大電流が表面上に流れる性質をもつ積
層セラミックス素子に属する。
【０００２】
【従来の技術】従来の積層セラミックス素子は、図５に
示すように、長方形を呈する有効内部電極１を含む内部
電極パターン４と、この内部電極パターン４の外側に設
けたセラミックスグレーンシート３とを有している。
示すように、長方形を呈する有効内部電極１を含む内部
電極パターン４と、この内部電極パターン４の外側に設
けたセラミックスグレーンシート３とを有している。
【０００３】有効内部電極１には角部分が存在してい
る。そして、この種の積層セラミックス素子には、急峻
なサージが入ったとき大電流は表面上に流れる性質をも
っており、全電極面がオン状態になる前に電極部分の角
部分に一時的に流れ込む。
る。そして、この種の積層セラミックス素子には、急峻
なサージが入ったとき大電流は表面上に流れる性質をも
っており、全電極面がオン状態になる前に電極部分の角
部分に一時的に流れ込む。
【０００４】また、従来の積層セラミックス素子は、図
６に示すように、理論上の内部電極パターン７から、角
取りによる湾曲された素体端部と内部電極パターン４端
部の最短距離ｔ１を考慮している。
６に示すように、理論上の内部電極パターン７から、角
取りによる湾曲された素体端部と内部電極パターン４端
部の最短距離ｔ１を考慮している。
【０００５】さらに、積層セラミックス素子は、角取り
による素体の形状において、図７に示すように酸化亜鉛
６素体に角部分が残っており外部電極５の膜厚ｔ４が薄
くなっている。この外部電極５の膜厚ｔ４の薄い部分
（ｔ４＜ｔ５の関係）がある。なお、図８は従来の有効
内部電極の寸法を示している。
による素体の形状において、図７に示すように酸化亜鉛
６素体に角部分が残っており外部電極５の膜厚ｔ４が薄
くなっている。この外部電極５の膜厚ｔ４の薄い部分
（ｔ４＜ｔ５の関係）がある。なお、図８は従来の有効
内部電極の寸法を示している。
【０００６】従来技術としては、特開平２−５５０１号
公報に酸化亜鉛を主成分としたシート間に内部電極を設
けて積層した積層型チップバリスタが開示されている。
公報に酸化亜鉛を主成分としたシート間に内部電極を設
けて積層した積層型チップバリスタが開示されている。
【０００７】
【発明が解決しようとする課題】しかしながら、図５に
示した積層セラミックス素子は、全電極面がオン状態に
なる前に電極部分の角部分に一時的に流れ込んでしまう
局部的な電流集中及びコロナ放電破壊を引き起こすとい
う問題がある。
示した積層セラミックス素子は、全電極面がオン状態に
なる前に電極部分の角部分に一時的に流れ込んでしまう
局部的な電流集中及びコロナ放電破壊を引き起こすとい
う問題がある。
【０００８】また、図６に示した積層セラミックス素子
は、長方形の内部電極パターン４の形成位置を素体の内
側へシフトするために有効内部電極面積を減少させると
いう問題がある。
は、長方形の内部電極パターン４の形成位置を素体の内
側へシフトするために有効内部電極面積を減少させると
いう問題がある。
【０００９】さらに、図７に示した積層セラミックス素
子は、酸化亜鉛素体６に角部分が残っていると外部電極
５の膜厚ｔ４が薄くなり、この外部電極５の膜厚ｔ４の
薄い部分は半田付け性が弱くなるという問題がある。
子は、酸化亜鉛素体６に角部分が残っていると外部電極
５の膜厚ｔ４が薄くなり、この外部電極５の膜厚ｔ４の
薄い部分は半田付け性が弱くなるという問題がある。
【００１０】それ故に本発明の課題は、局部的電流集中
及びコロナ放電破壊を防止でき、また、有効内部電極面
積を増大させることができるとともに精度の上がった均
一で厚い外部電極の膜厚を得ることで半田付け性を向上
させることができる積層セラミックス素子を提供するこ
とにある。
及びコロナ放電破壊を防止でき、また、有効内部電極面
積を増大させることができるとともに精度の上がった均
一で厚い外部電極の膜厚を得ることで半田付け性を向上
させることができる積層セラミックス素子を提供するこ
とにある。
【００１１】
【課題を解決するための手段】本発明によれば、内部電
極が形成されたセラミックスシートを複数枚積層してな
る略矩形の積層セラミックス素子において、前記セラミ
ックスシートは４隅が角取りされた形状を有し、前記内
部電極はその周囲が、前記セラミックスシートの周囲か
ら等距離になる形状を有することを特徴とする積層セラ
ミックス素子が得られる。
極が形成されたセラミックスシートを複数枚積層してな
る略矩形の積層セラミックス素子において、前記セラミ
ックスシートは４隅が角取りされた形状を有し、前記内
部電極はその周囲が、前記セラミックスシートの周囲か
ら等距離になる形状を有することを特徴とする積層セラ
ミックス素子が得られる。
【００１２】また、本発明によれば、前記セラミックス
シート上に形成される前記内部電極を素体形状の湾曲に
合わせた内部電極パターンに形成したことを特徴とする
積層セラミックス素子が得られる。
シート上に形成される前記内部電極を素体形状の湾曲に
合わせた内部電極パターンに形成したことを特徴とする
積層セラミックス素子が得られる。
【００１３】また、本発明によれば、前記内部電極パタ
ーンが長方形であってかつ角部が湾曲していることを特
徴とする積層セラミックス素子が得られる。
ーンが長方形であってかつ角部が湾曲していることを特
徴とする積層セラミックス素子が得られる。
【００１４】
【発明の実施の形態】積層セラミックス素子の代表的な
製造方法は、まず主成分の酸化物に数種類の副成分を添
加した粉末を、混合し、仮焼した後、再粉砕を施して混
合粉末とする。次に、この混合粉末に数種類の有機溶媒
を加え、スラリー状にして成膜する。この膜に内部電極
を印刷した後、打ち抜き、これを一枚毎に左右反転させ
ながら適当枚数重ねて積層構造とした後、熱プレスをし
て圧着させる。更に、これを規定の大きさに切断し、脱
脂、焼結して焼結体を得て角取りを行う。これに外部電
極を塗布、焼付けをして積層セラミックス素子を得る。
製造方法は、まず主成分の酸化物に数種類の副成分を添
加した粉末を、混合し、仮焼した後、再粉砕を施して混
合粉末とする。次に、この混合粉末に数種類の有機溶媒
を加え、スラリー状にして成膜する。この膜に内部電極
を印刷した後、打ち抜き、これを一枚毎に左右反転させ
ながら適当枚数重ねて積層構造とした後、熱プレスをし
て圧着させる。更に、これを規定の大きさに切断し、脱
脂、焼結して焼結体を得て角取りを行う。これに外部電
極を塗布、焼付けをして積層セラミックス素子を得る。
【００１５】本発明では、このような製造工程中、内部
電極を形成する工程において、セラミックスグリーンシ
ート上に形成される電極パターンを素体形状の湾曲に合
わせた電極パターン形成するものである。
電極を形成する工程において、セラミックスグリーンシ
ート上に形成される電極パターンを素体形状の湾曲に合
わせた電極パターン形成するものである。
【００１６】以下、本発明の積層セラミックス素子の一
実施の形態例について図を参照して説明する。本実施の
形態例は、積層セラミックチップバリスタとした場合の
例を示している。
実施の形態例について図を参照して説明する。本実施の
形態例は、積層セラミックチップバリスタとした場合の
例を示している。
【００１７】図１を参照して、セラミックス素子は、長
方形を呈する有効内部電極１を含む内部電極パターン２
と、この内部電極パターン２の外側に設けたセラミック
スグリーンシート３とを有している。セラミックスシー
トは４隅が角取りされた形状を有し、前記内部電極はそ
の周囲が、前記セラミックスグリーンシートの周囲から
等距離になる形状を有する。
方形を呈する有効内部電極１を含む内部電極パターン２
と、この内部電極パターン２の外側に設けたセラミック
スグリーンシート３とを有している。セラミックスシー
トは４隅が角取りされた形状を有し、前記内部電極はそ
の周囲が、前記セラミックスグリーンシートの周囲から
等距離になる形状を有する。
【００１８】この積層セラミックス素子は、セラミック
スグリーンシート３上に形成される内部電極パターン２
を素体形状の湾曲に合わせた電極パターン２に形成され
ている。
スグリーンシート３上に形成される内部電極パターン２
を素体形状の湾曲に合わせた電極パターン２に形成され
ている。
【００１９】積層セラミックス素子を形成するには、素
体形状の湾曲に合わせた内部電極パターン２をセラミッ
クスグリーンシート３に印刷する。そして、このセラミ
ックスグリーンシート３及び内部電極パターン２の無い
セラミックスグリーンシート３を所要枚数積層し、全体
を加熱プレスし、脱脂、焼結、角取り、外部電極塗布等
の必要な工程を経ると、積層セラミックチップバリスタ
が得られる。
体形状の湾曲に合わせた内部電極パターン２をセラミッ
クスグリーンシート３に印刷する。そして、このセラミ
ックスグリーンシート３及び内部電極パターン２の無い
セラミックスグリーンシート３を所要枚数積層し、全体
を加熱プレスし、脱脂、焼結、角取り、外部電極塗布等
の必要な工程を経ると、積層セラミックチップバリスタ
が得られる。
【００２０】なお、この積層セラミックチップバリスタ
は、図６に示した従来の内部電極パターン４と比較して
有効内部電極１に角部分がないため、急峻なサージが入
ったとき、全電極面がオン状態になり、電極の一部分に
流れ込んでしまう局部的電流集中及びコロナ放電破壊を
防止することから、従来の内部電極パターン４では電流
波形８／２０μｓの場合にサージ耐量にサージ耐量が６
０Ａ〜１００Ａであるのに対してサージ耐量は１００Ａ
以上を有する。
は、図６に示した従来の内部電極パターン４と比較して
有効内部電極１に角部分がないため、急峻なサージが入
ったとき、全電極面がオン状態になり、電極の一部分に
流れ込んでしまう局部的電流集中及びコロナ放電破壊を
防止することから、従来の内部電極パターン４では電流
波形８／２０μｓの場合にサージ耐量にサージ耐量が６
０Ａ〜１００Ａであるのに対してサージ耐量は１００Ａ
以上を有する。
【００２１】また、第１の実施の形態例の内部電極形成
において、図２に示すように、従来の内部電極パターン
４の端部とセラミックスグリーンシート３の端部までの
距離ｔ２の３５０μｍを基準に、内部電極パターン２の
端部とセラミックスグリーンシート３の端部までの距離
ｔ１′及びｔ３′とは全て３５０μｍとして素体形状の
湾曲に合わせた内部電極パターン２を形成する。図４に
この時の有効内部電極１の寸法を示しており、有効内部
電極１の面積Ｓ′＝２．４ｍｍ2 となり、図８に示した
従来の有効内部電極Ｓ＝２．２ｍｍ2 と比較して面積比
が１．１倍となるため、サージ耐量が１．１倍となる。
従来のサージ耐量が１０Ａの積層チップバリスタの場合
は１１Ａとなり、従来に比較して約１０％のサージ耐量
向上となる。
において、図２に示すように、従来の内部電極パターン
４の端部とセラミックスグリーンシート３の端部までの
距離ｔ２の３５０μｍを基準に、内部電極パターン２の
端部とセラミックスグリーンシート３の端部までの距離
ｔ１′及びｔ３′とは全て３５０μｍとして素体形状の
湾曲に合わせた内部電極パターン２を形成する。図４に
この時の有効内部電極１の寸法を示しており、有効内部
電極１の面積Ｓ′＝２．４ｍｍ2 となり、図８に示した
従来の有効内部電極Ｓ＝２．２ｍｍ2 と比較して面積比
が１．１倍となるため、サージ耐量が１．１倍となる。
従来のサージ耐量が１０Ａの積層チップバリスタの場合
は１１Ａとなり、従来に比較して約１０％のサージ耐量
向上となる。
【００２２】さらに、第１の実施の形態例の内部電極形
成において、有効内部電極の面積が従来と同じになるよ
うに内部電極パターン２を形成し、角取りを遠心バレル
にて従来３０分の処理を５０分処理することで、図３に
示すように酸化亜鉛６素体に極端な凸部分がないため、
外部電極５の膜厚精度が上がり、図７に示した従来の外
部電極５の膜厚ｔ４，ｔ５＝１０μｍ〜４０μｍと比較
して、均一で厚い外部電極５の膜厚ｔ４′，ｔ５′＝３
０μｍ〜４０μｍが得られるため、半田付けのときに従
来、外部電極膜厚１０μｍ〜２０μｍ部分で発生してい
た電極喰われを防止できる。
成において、有効内部電極の面積が従来と同じになるよ
うに内部電極パターン２を形成し、角取りを遠心バレル
にて従来３０分の処理を５０分処理することで、図３に
示すように酸化亜鉛６素体に極端な凸部分がないため、
外部電極５の膜厚精度が上がり、図７に示した従来の外
部電極５の膜厚ｔ４，ｔ５＝１０μｍ〜４０μｍと比較
して、均一で厚い外部電極５の膜厚ｔ４′，ｔ５′＝３
０μｍ〜４０μｍが得られるため、半田付けのときに従
来、外部電極膜厚１０μｍ〜２０μｍ部分で発生してい
た電極喰われを防止できる。
【００２３】
【発明の効果】本発明は、実施の形態例によって説明し
たように、セラミックスグリーンシート上に形成される
内部電極パターンを素体形状の湾曲に合わせた内部電極
パターン形成することにより、有効内部電極に角部分が
なくなり、局部的電流集中及びコロナ放電破壊を防止す
ることが可能となる。
たように、セラミックスグリーンシート上に形成される
内部電極パターンを素体形状の湾曲に合わせた内部電極
パターン形成することにより、有効内部電極に角部分が
なくなり、局部的電流集中及びコロナ放電破壊を防止す
ることが可能となる。
【００２４】また、従来、内部電極パターン形成してい
ない部分にも内部電極パターンを形成し、有効内部電極
面積を増大させることが可能となるため、一例として、
有効内部電極の場合、有効内部電極面積は従来パターン
と比較して１．１倍となるため、サージ耐量が向上す
る。
ない部分にも内部電極パターンを形成し、有効内部電極
面積を増大させることが可能となるため、一例として、
有効内部電極の場合、有効内部電極面積は従来パターン
と比較して１．１倍となるため、サージ耐量が向上す
る。
【００２５】また、従来より内部電極パターン形成位置
を考慮し、かつ有効内部電極面積比を減らさずに素体の
角取りを充分処理することが可能となり、極端な凸部分
がないため、従来より外部電極膜厚の精度が上がり、均
一で厚い外部電極膜厚を得ることが可能となるため、積
層セラミックス素子の半田付け性を向上させるという効
果がある。
を考慮し、かつ有効内部電極面積比を減らさずに素体の
角取りを充分処理することが可能となり、極端な凸部分
がないため、従来より外部電極膜厚の精度が上がり、均
一で厚い外部電極膜厚を得ることが可能となるため、積
層セラミックス素子の半田付け性を向上させるという効
果がある。
【００２６】さらに、前記の実施例は積層セラミックチ
ップバリスタのみについて記述しているが、これ以外に
同様の構造をもつ積層セラミックス部品であれば同様の
効果があることは明らかである。
ップバリスタのみについて記述しているが、これ以外に
同様の構造をもつ積層セラミックス部品であれば同様の
効果があることは明らかである。
【図１】本発明の一実施の形態例におけてセラミックス
グリーンシート上に内部電極形成した状態を示す平面図
である。
グリーンシート上に内部電極形成した状態を示す平面図
である。
【図２】図１において、従来の内部電極パターンの端部
と素体端部までの最短距離ｔ２を基準に内部電極パター
ンの端部と素体端部までの距離は全てｔ２として素体形
状の湾曲に合わせた内部電極形成した状態を示す平面図
である。
と素体端部までの最短距離ｔ２を基準に内部電極パター
ンの端部と素体端部までの距離は全てｔ２として素体形
状の湾曲に合わせた内部電極形成した状態を示す平面図
である。
【図３】本発明の一実施の形態例の積層セラミックチッ
プバリスタを示す横断面図である。
プバリスタを示す横断面図である。
【図４】本発明の一実施の形態例の有効内部電極寸法を
示す説明図である。
示す説明図である。
【図５】従来のセラミックスグリーンシート上に内部電
極を形成した状態を示す横平面図である。
極を形成した状態を示す横平面図である。
【図６】従来のセラミックスグリーンシート上に内部電
極を形成した状態及び理論上の形成位置を示す平面図で
ある。
極を形成した状態及び理論上の形成位置を示す平面図で
ある。
【図７】従来の積層セラミックチップバリスタの横断面
図である。
図である。
【図８】従来の有効内部電極寸法を示す説明図である。
１ 有効内部電極 ２、４ 内部電極パターン ３ セラミックスグリーンシート ５ 外部電極 ６ 酸化亜鉛素体 ７ 理論上のパターン
Claims (3)
- 【請求項１】 内部電極が形成されたセラミックスシー
トを複数枚積層してなる略矩形の積層セラミックス素子
において、前記セラミックスシートは４隅が角取りされ
た形状を有し、前記内部電極はその周囲が、前記セラミ
ックスシートの周囲から等距離になる形状を有すること
を特徴とする積層セラミックス素子。 - 【請求項２】 請求項１記載の積層セラミックス素子に
おいて、前記セラミックスシート上に形成される前記内
部電極を素体形状の湾曲に合わせた内部電極パターンに
形成したことを特徴とする積層セラミックス素子。 - 【請求項３】 請求項２記載の積層セラミックス素子に
おいて、前記内部電極パターンが長方形であってかつ角
部が湾曲していることを特徴とする積層セラミックス素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7281230A JP2770850B2 (ja) | 1995-10-30 | 1995-10-30 | 積層セラミックス素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7281230A JP2770850B2 (ja) | 1995-10-30 | 1995-10-30 | 積層セラミックス素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09129416A JPH09129416A (ja) | 1997-05-16 |
| JP2770850B2 true JP2770850B2 (ja) | 1998-07-02 |
Family
ID=17636184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7281230A Expired - Lifetime JP2770850B2 (ja) | 1995-10-30 | 1995-10-30 | 積層セラミックス素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2770850B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6704997B1 (en) | 1998-11-30 | 2004-03-16 | Murata Manufacturing Co., Ltd. | Method of producing organic thermistor devices |
| CN115938700A (zh) * | 2022-12-26 | 2023-04-07 | 深圳顺络电子股份有限公司 | 一种叠层压敏电阻及电子设备 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0316251Y2 (ja) * | 1985-03-04 | 1991-04-08 | ||
| JPH0547511A (ja) * | 1991-08-20 | 1993-02-26 | Murata Mfg Co Ltd | チツプバリスタ |
-
1995
- 1995-10-30 JP JP7281230A patent/JP2770850B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09129416A (ja) | 1997-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3502988B2 (ja) | 多端子型の積層セラミック電子部品 | |
| JP2008130842A (ja) | 積層型圧電素子 | |
| JP2000012377A (ja) | 積層セラミック電子部品及びその製造方法 | |
| JP2770850B2 (ja) | 積層セラミックス素子 | |
| US6912761B2 (en) | Method of producing multilayer piezoelectric resonator | |
| JPH1154365A (ja) | 積層セラミック電子部品 | |
| JP2001217126A (ja) | 積層インダクタ | |
| JPH10125565A (ja) | セラミック積層体の切断分割方法と切断分割装置 | |
| CN115223791B (zh) | 陶瓷电子元件和基板装置 | |
| JPH0766076A (ja) | 積層チップ部品の製造方法と積層チップ部品 | |
| JPH05190373A (ja) | 積層セラミックコンデンサの製造方法 | |
| JPH07235442A (ja) | 積層セラミック電子部品の製造方法 | |
| WO2000070688A1 (fr) | Transducteur piezo-electrique stratifie | |
| JPH05326317A (ja) | 積層セラミックス素子 | |
| JP3286855B2 (ja) | チップ型ｐｔｃサーミスタの製造方法 | |
| JP2004158494A (ja) | 積層型圧電アクチュエータおよびその製造方法 | |
| JPH10199752A (ja) | 積層形セラミック電子部品 | |
| JP2005340589A (ja) | 積層型正特性サーミスタ | |
| JP2004111608A (ja) | 積層セラミックコンデンサ及びその製造方法 | |
| JP2588445Y2 (ja) | 円板状積層コンデンサ | |
| JPS62271478A (ja) | 電歪効果素子の製造方法 | |
| JPH0645185A (ja) | 積層セラミックコンデンサ及びその製造方法 | |
| JP3397107B2 (ja) | セラミック電子部品 | |
| JPH08124799A (ja) | 積層セラミックコンデンサアレイ | |
| JPH07235450A (ja) | 電子部品 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980318 |