JP2762097B2 - Ｓｏｉ膜の形成方法 - Google Patents
Ｓｏｉ膜の形成方法Info
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- JP2762097B2 JP2762097B2 JP1041276A JP4127689A JP2762097B2 JP 2762097 B2 JP2762097 B2 JP 2762097B2 JP 1041276 A JP1041276 A JP 1041276A JP 4127689 A JP4127689 A JP 4127689A JP 2762097 B2 JP2762097 B2 JP 2762097B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、単結晶シリコン基板上に絶縁膜を形成し、
さらにこの絶縁膜上に単結晶シリコン膜を成長させてSO
I〔Silicon On Insulator〕膜を形成するSOI膜の形成方
法に関する。
さらにこの絶縁膜上に単結晶シリコン膜を成長させてSO
I〔Silicon On Insulator〕膜を形成するSOI膜の形成方
法に関する。
一般に、SOI膜は、集積回路の高速化，高密度化を図
れるだけでなく、ソフトエラーやラツチアツプを防ぐこ
とが可能であり、信頼性の向上を図れるという優れた特
徴を有するため、集積回路，特に３次元回路素子の材料
として注目され、近年盛んに研究開発が進められてい
る。
れるだけでなく、ソフトエラーやラツチアツプを防ぐこ
とが可能であり、信頼性の向上を図れるという優れた特
徴を有するため、集積回路，特に３次元回路素子の材料
として注目され、近年盛んに研究開発が進められてい
る。
ところで、このようなSOI膜を形成する技術として、
例えば結晶性絶縁膜上に単結晶シリコンを気相エピタキ
シヤル成長させる方法やレーザアニールによる再結晶化
法或いは固相エピタキシヤル成長（以下SPEという）法
などがあり、このうちSPE法は、比較的低温でSOI膜の形
成が可能であるため、３次元回路素子の形成技術として
研究が行われている。
例えば結晶性絶縁膜上に単結晶シリコンを気相エピタキ
シヤル成長させる方法やレーザアニールによる再結晶化
法或いは固相エピタキシヤル成長（以下SPEという）法
などがあり、このうちSPE法は、比較的低温でSOI膜の形
成が可能であるため、３次元回路素子の形成技術として
研究が行われている。
そして、このSPE法によりSOI膜を形成する方法を簡単
に説明すると、単結晶シリコン基板（以下Si基板とい
う）上に絶縁膜として例えば酸化シリコン〔SiO2〕膜を
形成し、このSiO2膜の一部を除去してSi基板に露出面を
形成し、SiO2膜上及びこの露出面上に非晶質シリコン
（以下ａ−Siという）薄膜を形成したのち、約600℃で
アニールし、露出面上では縦方向のSPE（以下Ｖ−SPEと
いう）,SiO2膜上では横方向のSPE（以下Ｌ−SPEとい
う）により、ａ−Si薄膜を単結晶化し、SOI膜を形成す
るものである。
に説明すると、単結晶シリコン基板（以下Si基板とい
う）上に絶縁膜として例えば酸化シリコン〔SiO2〕膜を
形成し、このSiO2膜の一部を除去してSi基板に露出面を
形成し、SiO2膜上及びこの露出面上に非晶質シリコン
（以下ａ−Siという）薄膜を形成したのち、約600℃で
アニールし、露出面上では縦方向のSPE（以下Ｖ−SPEと
いう）,SiO2膜上では横方向のSPE（以下Ｌ−SPEとい
う）により、ａ−Si薄膜を単結晶化し、SOI膜を形成す
るものである。
しかし、この場合、Ｖ−SPEがSi基板の露出面をシー
ドとして進行し、このときSiO2膜とSi基板の露出面との
段差が大きいため、この段差部分で残留応力が発生し、
SiO2とSiの界面に歪が生じ、Ｌ−SPEのフアセツトが形
成されて成長が妨げられ、十分なＬ−SPE距離が得られ
ないという不都合が生じる。
ドとして進行し、このときSiO2膜とSi基板の露出面との
段差が大きいため、この段差部分で残留応力が発生し、
SiO2とSiの界面に歪が生じ、Ｌ−SPEのフアセツトが形
成されて成長が妨げられ、十分なＬ−SPE距離が得られ
ないという不都合が生じる。
そこで従来、このような不都合を解消する手法とし
て、Si基板の露出面上に単結晶Siのシードを予め形成す
る方法が提案されており、この方法によるSOI膜の形成
は第４図に示す手順によつてなされる。
て、Si基板の露出面上に単結晶Siのシードを予め形成す
る方法が提案されており、この方法によるSOI膜の形成
は第４図に示す手順によつてなされる。
即ち、第４図（ａ）に示すように、Si基板（１）上に
SiO2膜（２）をパターン形成し、Si基板（１）の露出面
（３）を形成し、同図（ｂ）に示すように、SiO2膜
（２）上及び露出面（３）上にａ−Si薄膜（４）を形成
し、同図（ｃ）に示すように、１〜1.5時間程度のアニ
ールを行い、露出面（３）上のａ−Si薄膜（４）をＶ−
SPEにより単結晶化してシード部（５）を形成したの
ち、同図（ｄ）に示すようにａ−Si薄膜（４）を選択エ
ツチングにより除去する。
SiO2膜（２）をパターン形成し、Si基板（１）の露出面
（３）を形成し、同図（ｂ）に示すように、SiO2膜
（２）上及び露出面（３）上にａ−Si薄膜（４）を形成
し、同図（ｃ）に示すように、１〜1.5時間程度のアニ
ールを行い、露出面（３）上のａ−Si薄膜（４）をＶ−
SPEにより単結晶化してシード部（５）を形成したの
ち、同図（ｄ）に示すようにａ−Si薄膜（４）を選択エ
ツチングにより除去する。
つぎに、第４図（ｅ）に示すように、SiO2膜（２）上
及びシード部（５）上にａ−Si薄膜（６）を形成し、同
図（ｆ）に示すように、このａ−Si薄膜（６）に活性不
純物であるリン〔Ｐ〕をイオン注入したのち、同図
（ｇ）に示すように、アニールを行つてａ−Si薄膜
（６）をＬ−SPEにより単結晶化し、単結晶Si薄膜（以
下ｃ−Si薄膜という）（６）′を形成し、SOI膜を形成
する。
及びシード部（５）上にａ−Si薄膜（６）を形成し、同
図（ｆ）に示すように、このａ−Si薄膜（６）に活性不
純物であるリン〔Ｐ〕をイオン注入したのち、同図
（ｇ）に示すように、アニールを行つてａ−Si薄膜
（６）をＬ−SPEにより単結晶化し、単結晶Si薄膜（以
下ｃ−Si薄膜という）（６）′を形成し、SOI膜を形成
する。
このように、Si基板（１）の露出面（３）上に予め単
結晶Siのシード部（５）を形成することによつて、SiO2
膜（２）が数μｍと厚い場合であつても、Ｖ−SPE工程
で従来のような残留応力が発生することがなく、Ｌ−SP
Eのフアセツトの形成も抑えられ、Ｌ−SPE距離の拡大を
図ることができ、大面積のｃ−Si薄膜（６）′を得るこ
とが可能となる。
結晶Siのシード部（５）を形成することによつて、SiO2
膜（２）が数μｍと厚い場合であつても、Ｖ−SPE工程
で従来のような残留応力が発生することがなく、Ｌ−SP
Eのフアセツトの形成も抑えられ、Ｌ−SPE距離の拡大を
図ることができ、大面積のｃ−Si薄膜（６）′を得るこ
とが可能となる。
従来の場合、Si基板（１）の露出面（３）上のａ−Si
薄膜（４）をＶ−SPEにより単結晶化してシード部
（５）を形成するため、シード部（５）のSiO2膜（２）
の段差部上に凸状の盛り上がりが生じ、この盛り上がり
によつてSOI膜の平坦性が損われ、積層構造の３次元回
路素子を作製する上で大きな支障となり、良好な素子を
作製することができないという問題点がある。
薄膜（４）をＶ−SPEにより単結晶化してシード部
（５）を形成するため、シード部（５）のSiO2膜（２）
の段差部上に凸状の盛り上がりが生じ、この盛り上がり
によつてSOI膜の平坦性が損われ、積層構造の３次元回
路素子を作製する上で大きな支障となり、良好な素子を
作製することができないという問題点がある。
本発明は、前記の点に留意してなされ、平坦性の優れ
たSOI膜を形成できるようにし、良好な３次元回路素子
の作製を可能にすることを目的とする。
たSOI膜を形成できるようにし、良好な３次元回路素子
の作製を可能にすることを目的とする。
前記目的を達成するために、本発明のSOI構造の形成
方法は、単結晶シリコン基板上に絶縁膜を形成し、前記
絶縁膜の一部を除去して前記基板に露出面を形成し、前
記絶縁膜上及び前記露出面上に第１の非晶質シリコン薄
膜を形成し、前記第１の非晶質シリコン薄膜の表層部に
アルゴン，ネオン，酸素，窒素などの不活性不純物をイ
オン注入したのち、前記露出面上の前記第１の非晶質シ
リコン薄膜を固相エピタキシャル成長法により単結晶化
することにより、前記露出面上に単結晶シリコンのシー
ド部を形成し、選択エッチングにより前記シード部を残
して前記第１の非晶質シリコン薄膜を除去し、前記絶縁
膜上及び前記シード部上に第２の非晶質シリコン薄膜を
形成し、この第２の非晶質シリコン薄膜を単結晶化する
ものである。
方法は、単結晶シリコン基板上に絶縁膜を形成し、前記
絶縁膜の一部を除去して前記基板に露出面を形成し、前
記絶縁膜上及び前記露出面上に第１の非晶質シリコン薄
膜を形成し、前記第１の非晶質シリコン薄膜の表層部に
アルゴン，ネオン，酸素，窒素などの不活性不純物をイ
オン注入したのち、前記露出面上の前記第１の非晶質シ
リコン薄膜を固相エピタキシャル成長法により単結晶化
することにより、前記露出面上に単結晶シリコンのシー
ド部を形成し、選択エッチングにより前記シード部を残
して前記第１の非晶質シリコン薄膜を除去し、前記絶縁
膜上及び前記シード部上に第２の非晶質シリコン薄膜を
形成し、この第２の非晶質シリコン薄膜を単結晶化する
ものである。
以上のような構成において、第１の非晶質シリコン薄
膜の表層部にアルゴン，ネオン，酸素，窒素などの不活
性不純物をイオン注入したのち、露出面上の第１の非晶
質シリコン薄膜をＶ−SPEにより単結晶化してシード部
を形成したため、シード部に従来のような盛り上がりの
生じることが防止され、平坦性の優れたSOI膜が形成さ
れる。
膜の表層部にアルゴン，ネオン，酸素，窒素などの不活
性不純物をイオン注入したのち、露出面上の第１の非晶
質シリコン薄膜をＶ−SPEにより単結晶化してシード部
を形成したため、シード部に従来のような盛り上がりの
生じることが防止され、平坦性の優れたSOI膜が形成さ
れる。
ところで、非晶質シリコンに不活性不純物をイオン注
入すると、例えばJournal of Applied Physics,Vol・4
8,No・10,Octorber 1977,P4241−4246において、非晶質
シリコンのアニールの際、再結晶化率の抑制効果が得ら
れることが報告され、Journal of Vacuum Science Tech
nology,15（５）,Sept./Oct.1978,P1656−1661では、不
活性不純物のイオン注入によつて、ａ−Siの注入領域中
に気泡の存在が認められ、600℃のアニールを行つて
も、注入領域中では約200ÅのSiの微結晶粒の堆積が見
られるだけで、再結晶化が強く抑制されることが報告さ
れている。
入すると、例えばJournal of Applied Physics,Vol・4
8,No・10,Octorber 1977,P4241−4246において、非晶質
シリコンのアニールの際、再結晶化率の抑制効果が得ら
れることが報告され、Journal of Vacuum Science Tech
nology,15（５）,Sept./Oct.1978,P1656−1661では、不
活性不純物のイオン注入によつて、ａ−Siの注入領域中
に気泡の存在が認められ、600℃のアニールを行つて
も、注入領域中では約200ÅのSiの微結晶粒の堆積が見
られるだけで、再結晶化が強く抑制されることが報告さ
れている。
これらの結果から、不活性不純物のイオン注入によつ
て、第１の非晶質シリコン薄膜の表層部が微結晶化し、
その後アニールによつて単結晶化しても、露出面上の第
１の非晶質シリコン薄膜の上方への単結晶化の進行が微
結晶の表層部によつて抑えられるため、露出面上の単結
晶シリコンのシード部の盛り上がりの防止が可能とな
る。
て、第１の非晶質シリコン薄膜の表層部が微結晶化し、
その後アニールによつて単結晶化しても、露出面上の第
１の非晶質シリコン薄膜の上方への単結晶化の進行が微
結晶の表層部によつて抑えられるため、露出面上の単結
晶シリコンのシード部の盛り上がりの防止が可能とな
る。
実施例について第１図ないし第３図を参照して説明す
る。
る。
まず、第１図（ａ）に示すように、第４図の場合と同
様に、（100）Si基板（７）上に，ウエツト法により絶
縁膜としての厚さ１μｍのSiO2膜（８）を形成し、これ
を＜100＞方向にパターニングし、溝（９）を形成してS
i基板（７）の露出面（10）を形成する。
様に、（100）Si基板（７）上に，ウエツト法により絶
縁膜としての厚さ１μｍのSiO2膜（８）を形成し、これ
を＜100＞方向にパターニングし、溝（９）を形成してS
i基板（７）の露出面（10）を形成する。
つぎに、５×10-7Torrの高真空中でSi基板（７）を80
0℃に加熱し、150SCCM,分圧65mTorrのArガスを通流し、
Si基板（７）に−50Vの直流バイアスをかけ、13.56MHz,
70Wの高周波を印加してArイオンを生成し、Arイオンの
スパツタリングによりSi基板（７）,SiO2膜（８）の表
面を５分間クリーニングし、その後Arガス，高周波，直
流バイアスを止め、Si基板（７）を550℃まで降温し、S
iH4（モノシラン）ガスを200SCCMの流量で流し、第１図
（ｂ）に示すように、SiO2膜（８）上及び露出面（10）
上に第１の非晶質シリコン薄膜（以下第１のａ−Si薄膜
という）（11）を堆積形成する。
0℃に加熱し、150SCCM,分圧65mTorrのArガスを通流し、
Si基板（７）に−50Vの直流バイアスをかけ、13.56MHz,
70Wの高周波を印加してArイオンを生成し、Arイオンの
スパツタリングによりSi基板（７）,SiO2膜（８）の表
面を５分間クリーニングし、その後Arガス，高周波，直
流バイアスを止め、Si基板（７）を550℃まで降温し、S
iH4（モノシラン）ガスを200SCCMの流量で流し、第１図
（ｂ）に示すように、SiO2膜（８）上及び露出面（10）
上に第１の非晶質シリコン薄膜（以下第１のａ−Si薄膜
という）（11）を堆積形成する。
なお、SiH4ガスの分圧を6Torrとし、堆積速度を200Å
/minで、１時間の堆積を行い、厚さ1.2μｍの第１のａ
−Si薄膜（11）を形成する。
/minで、１時間の堆積を行い、厚さ1.2μｍの第１のａ
−Si薄膜（11）を形成する。
そして、第１図（ｃ）に示すように、第１のａ−Si薄
膜（11）の表層部にArのイオン注入を行い、このときの
イオン注入条件は、 である。
膜（11）の表層部にArのイオン注入を行い、このときの
イオン注入条件は、 である。
ところで、Arイオンの注入深さは第２図に示すように
なり、ピーク濃度はほぼ３×1020（cm-3）であり、第１
のａ−Si薄膜（11）の表面から約3500Åの深さまでほぼ
均一に注入されることがわかる。
なり、ピーク濃度はほぼ３×1020（cm-3）であり、第１
のａ−Si薄膜（11）の表面から約3500Åの深さまでほぼ
均一に注入されることがわかる。
つぎに、Arイオンの注入後、N2雰囲気中において約60
0℃で２時間のアニールを行い、第１図（ｄ）に示すよ
うに、露出面（10）上の第１のａ−Si薄膜（11）をＶ−
SPEにより単結晶化し、露出面（10）上に単結晶Siのシ
ード部（12）を形成する。
0℃で２時間のアニールを行い、第１図（ｄ）に示すよ
うに、露出面（10）上の第１のａ−Si薄膜（11）をＶ−
SPEにより単結晶化し、露出面（10）上に単結晶Siのシ
ード部（12）を形成する。
このとき、アニール時間とＶ−SPE距離との関係は第
３図に示すようになり、２時間のアニールで0.9μｍの
Ｖ−SPE距離が得られる。
３図に示すようになり、２時間のアニールで0.9μｍの
Ｖ−SPE距離が得られる。
さらに、Ｖ−SPEの終了後、酢酸：フツ酸：硝酸：水
＝160:70:4.5:10の割合のエツチング液を用い、約10分
間のエツチングにより、第１図（ｅ）に示すように、Si
O2膜（８）上の第１のａ−Si薄膜（11）及びArイオン注
入層を除去し、充分に洗浄したのち、同図（ａ）のArイ
オンのスパツタクリーニングと同じ条件でクリーニング
を行い、その後同図（ｆ）に示すように、550℃の基板
温度でSiO2膜（８）上及びシード部（12）上に厚さ3000
Åの第２の非晶質シリコン薄膜（以下第２のａ−Si薄膜
という）（13）を形成する。
＝160:70:4.5:10の割合のエツチング液を用い、約10分
間のエツチングにより、第１図（ｅ）に示すように、Si
O2膜（８）上の第１のａ−Si薄膜（11）及びArイオン注
入層を除去し、充分に洗浄したのち、同図（ａ）のArイ
オンのスパツタクリーニングと同じ条件でクリーニング
を行い、その後同図（ｆ）に示すように、550℃の基板
温度でSiO2膜（８）上及びシード部（12）上に厚さ3000
Åの第２の非晶質シリコン薄膜（以下第２のａ−Si薄膜
という）（13）を形成する。
つぎに、第１図（ｇ）に示すように、第２のａ−Si薄
膜（13）に活性不純物であるＰをイオン注入し、このと
きのイオン注入条件は、 であり、その後600℃でアニールを行い、同図（ｈ）に
示すように、第２のａ−Si薄膜（13）をＬ−SPEにより
単結晶化して単結晶Si薄膜（以下ｃ−Si薄膜という）
（14）を形成し、SOI膜を形成する。
膜（13）に活性不純物であるＰをイオン注入し、このと
きのイオン注入条件は、 であり、その後600℃でアニールを行い、同図（ｈ）に
示すように、第２のａ−Si薄膜（13）をＬ−SPEにより
単結晶化して単結晶Si薄膜（以下ｃ−Si薄膜という）
（14）を形成し、SOI膜を形成する。
このように、第１のａ−Si薄膜（11）の表層部に不活
性不純物をイオン注入することにより、第１のａ−Si薄
膜（11）の表層部が微結晶化し、この表層部によつてＶ
−SPEの進行を抑えることができるため、その後露出面
（10）上の第１のａ−Si薄膜（11）をＶ−SPEにより単
結晶化してシード部（12）を形成しても、シード部（1
2）に従来のような盛り上がりが生じることを防止で
き、従来より平坦性の優れたSOI膜を形成することがで
き、２層以上の積層構造の良好な３次元回路素子の作製
が可能になる。
性不純物をイオン注入することにより、第１のａ−Si薄
膜（11）の表層部が微結晶化し、この表層部によつてＶ
−SPEの進行を抑えることができるため、その後露出面
（10）上の第１のａ−Si薄膜（11）をＶ−SPEにより単
結晶化してシード部（12）を形成しても、シード部（1
2）に従来のような盛り上がりが生じることを防止で
き、従来より平坦性の優れたSOI膜を形成することがで
き、２層以上の積層構造の良好な３次元回路素子の作製
が可能になる。
また、露出面（10）上に予め平坦なシード部（12）を
形成するため、従来の場合と同様、残留応力の発生を防
止でき、Ｌ−SPEのフアセツトの形成を抑制でき、Ｌ−S
PE距離の拡大を図ることが可能となり、例えば１μｍの
厚さのSiO2膜（８）上に形成したｃ−Si薄膜（14）のＬ
−SPE距離として、従来と同程度の20μｍを達成するこ
とができ、大面積のｃ−Si薄膜（14）の形成が可能とな
る。
形成するため、従来の場合と同様、残留応力の発生を防
止でき、Ｌ−SPEのフアセツトの形成を抑制でき、Ｌ−S
PE距離の拡大を図ることが可能となり、例えば１μｍの
厚さのSiO2膜（８）上に形成したｃ−Si薄膜（14）のＬ
−SPE距離として、従来と同程度の20μｍを達成するこ
とができ、大面積のｃ−Si薄膜（14）の形成が可能とな
る。
本発明は、以上説明したように構成されているので、
以下に記載する効果を奏する。
以下に記載する効果を奏する。
第１の非晶質シリコン薄膜の表層部にアルゴン，ネオ
ン，酸素，窒素などの不活性不純物をイオン注入したの
ち、露出面上の第１の非晶質シリコン薄膜をＶ−SPEに
より単結晶化してシード部を形成したため、シード部に
従来のような盛り上がりが生じることを防止でき、平坦
性の優れたSOI膜を形成することができ、２層以上の積
層構造の良好な３次元回路素子を作製することが可能と
なる。
ン，酸素，窒素などの不活性不純物をイオン注入したの
ち、露出面上の第１の非晶質シリコン薄膜をＶ−SPEに
より単結晶化してシード部を形成したため、シード部に
従来のような盛り上がりが生じることを防止でき、平坦
性の優れたSOI膜を形成することができ、２層以上の積
層構造の良好な３次元回路素子を作製することが可能と
なる。
第１図ないし第３図は本発明のSOI膜の形成方法の１実
施例を示し、第１図（ａ）〜（ｈ）は形成工程を示す断
面図、第２図は注入深さとAr+濃度との関係図、第３図
はアニール時間とＶ−SPE距離との関係図、第４図
（ａ）〜（ｇ）は従来例の形成工程を示す断面図であ
る。 （７）……Si基板、（８）……SiO2膜、（10）……露出
面、（11）……第１のａ−Si薄膜、（12）……シード
部、（13）……第２のａ−Si薄膜、（14）……ｃ−Si薄
膜。
施例を示し、第１図（ａ）〜（ｈ）は形成工程を示す断
面図、第２図は注入深さとAr+濃度との関係図、第３図
はアニール時間とＶ−SPE距離との関係図、第４図
（ａ）〜（ｇ）は従来例の形成工程を示す断面図であ
る。 （７）……Si基板、（８）……SiO2膜、（10）……露出
面、（11）……第１のａ−Si薄膜、（12）……シード
部、（13）……第２のａ−Si薄膜、（14）……ｃ−Si薄
膜。
Claims (1)
- 【請求項１】単結晶シリコン基板上に絶縁膜を形成し、
前記絶縁膜の一部を除去して前記基板に露出面を形成
し、前記絶縁膜上及び前記露出面上に第１の非晶質シリ
コン薄膜を形成し、前記第１の非晶質シリコン薄膜の表
層部にアルゴン，ネオン，酸素，窒素などの不活性不純
物をイオン注入したのち、前記露出面上の前記第１の非
晶質シリコン薄膜を固相エピタキシャル成長法により単
結晶化することにより、前記露出面上に単結晶シリコン
のシード部を形成し、選択エッチングにより前記シード
部を残して前記第１の非晶質シリコン薄膜を除去し、前
記絶縁膜上及び前記シード部上に第２の非晶質シリコン
薄膜を形成し、この第２の非晶質シリコン薄膜を単結晶
化することを特徴としたSOI膜の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1041276A JP2762097B2 (ja) | 1989-02-20 | 1989-02-20 | Ｓｏｉ膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1041276A JP2762097B2 (ja) | 1989-02-20 | 1989-02-20 | Ｓｏｉ膜の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02219214A JPH02219214A (ja) | 1990-08-31 |
| JP2762097B2 true JP2762097B2 (ja) | 1998-06-04 |
Family
ID=12603922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1041276A Expired - Fee Related JP2762097B2 (ja) | 1989-02-20 | 1989-02-20 | Ｓｏｉ膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2762097B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60152018A (ja) * | 1984-01-20 | 1985-08-10 | Agency Of Ind Science & Technol | 半導体薄膜結晶層の製造方法 |
| JPS6158879A (ja) * | 1984-08-29 | 1986-03-26 | Nec Corp | シリコン薄膜結晶の製造方法 |
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