JP2753760B2 - バーンイン試験用電子回路基板とその製造方法 - Google Patents
バーンイン試験用電子回路基板とその製造方法Info
- Publication number
- JP2753760B2 JP2753760B2 JP2089727A JP8972790A JP2753760B2 JP 2753760 B2 JP2753760 B2 JP 2753760B2 JP 2089727 A JP2089727 A JP 2089727A JP 8972790 A JP8972790 A JP 8972790A JP 2753760 B2 JP2753760 B2 JP 2753760B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit board
- electronic circuit
- test
- burn
- metal layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4007—Surface contacts, e.g. bumps
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Manufacturing Of Printed Wiring (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、LSIシリコンチップあるいはLSIシリコンウ
ェハーと直接接触してバーンイン試験を行うための電子
回路基板と、その製造方法を提供するものである。
ェハーと直接接触してバーンイン試験を行うための電子
回路基板と、その製造方法を提供するものである。
（従来の技術） 従来、バーンイン試験としては、次の２種の方法が一
般的である。第一の方法は、LSIシリコンウェハーよりL
SIシリコンチップを切り出し、リードフレームのインナ
ーリードあるいはテープキャリアのインナーリードと、
ワイヤーボンディングあるいはフリップチップボンディ
ングした後、樹脂によってトランスファーモールドする
ことにより、例えばQFPとし、その後これをバーンイン
ボードなる電子回路基板上に仮接続して不良品を選別す
る方法である。
般的である。第一の方法は、LSIシリコンウェハーよりL
SIシリコンチップを切り出し、リードフレームのインナ
ーリードあるいはテープキャリアのインナーリードと、
ワイヤーボンディングあるいはフリップチップボンディ
ングした後、樹脂によってトランスファーモールドする
ことにより、例えばQFPとし、その後これをバーンイン
ボードなる電子回路基板上に仮接続して不良品を選別す
る方法である。
第二の方法は、LSIシリコンチップを直接製品板上に
ワイヤーボンディング、フリップチップボンディングあ
るいはテープキャリアボンディングして実装した後に、
熱試験して不良が発見された場合のみ前記LSIシリコン
チップを取り除き、そして改めてLSIシリコンチップを
実装して再度熱試験したり、あるいはこのように再実装
が不可能な場合には、製品自体を廃棄する方法がとられ
る。
ワイヤーボンディング、フリップチップボンディングあ
るいはテープキャリアボンディングして実装した後に、
熱試験して不良が発見された場合のみ前記LSIシリコン
チップを取り除き、そして改めてLSIシリコンチップを
実装して再度熱試験したり、あるいはこのように再実装
が不可能な場合には、製品自体を廃棄する方法がとられ
る。
いずれの方法にせよ、ボンディングを行ったり、樹脂
によってトランスファーモールドした後にバーンイン試
験を行っている。
によってトランスファーモールドした後にバーンイン試
験を行っている。
（発明が解決しようとする課題） このように従来のバーンイン試験では、ボンディング
や樹脂によるトランスファーモールドの作業、材料等の
費用が発生し、効率も良いとは言えない。また、第二の
方法のように不良でもない電子回路基板を廃棄せざるを
得ない状態は極めて無駄である。
や樹脂によるトランスファーモールドの作業、材料等の
費用が発生し、効率も良いとは言えない。また、第二の
方法のように不良でもない電子回路基板を廃棄せざるを
得ない状態は極めて無駄である。
本発明は、かかる問題点に鑑みてなされたものであ
り、ワイヤーボンディング、フリップチップボンディン
グあるいはテープキャリアボンディング等の接続を行わ
ず、しかも樹脂によるトランスファーモールドも必要と
せずにバーンイン試験を行うことのできるバーンイン試
験用電子回路基板を提供すると共に、その簡単な製造方
法をも提供することを目的とする。
り、ワイヤーボンディング、フリップチップボンディン
グあるいはテープキャリアボンディング等の接続を行わ
ず、しかも樹脂によるトランスファーモールドも必要と
せずにバーンイン試験を行うことのできるバーンイン試
験用電子回路基板を提供すると共に、その簡単な製造方
法をも提供することを目的とする。
（課題を解決するための手段） 以上のような課題を解決するために本発明が採った手
段は、 「熱膨張率６×10-6/℃以下の電子回路基板（10）の
導体回路（２）上に、少なくとも20μｍの高さを有する
と共にその最頂点の平面度が10μｍ以下に形成された複
数の接続用端子（３）を有するバーンイン試験用電子回
路基板（10）であって、 前記各接続用端子（３）は、最頂点の平面度が５μｍ
以下に形成された少なくとも10μｍの厚さを有する硬質
金属層（3b）上に、少なくとも５μｍの厚さの軟質金属
層（3a）を形成してなることを特徴とするバーンイン試
験用電子回路基板（10）」である。
段は、 「熱膨張率６×10-6/℃以下の電子回路基板（10）の
導体回路（２）上に、少なくとも20μｍの高さを有する
と共にその最頂点の平面度が10μｍ以下に形成された複
数の接続用端子（３）を有するバーンイン試験用電子回
路基板（10）であって、 前記各接続用端子（３）は、最頂点の平面度が５μｍ
以下に形成された少なくとも10μｍの厚さを有する硬質
金属層（3b）上に、少なくとも５μｍの厚さの軟質金属
層（3a）を形成してなることを特徴とするバーンイン試
験用電子回路基板（10）」である。
本発明において最も注目すべきことはLSIシリコーン
ウェハーを切断してLSIシリコンチップに分割する前に
バーンイン試験を行うことができることにある。
ウェハーを切断してLSIシリコンチップに分割する前に
バーンイン試験を行うことができることにある。
本発明によれば、前記電子回路基板（10）の熱膨張率
は６×10-6/℃以下であることが重要である。その理由
は、熱膨張率が６×10-6/℃より大きいと、LSIシリコン
ウェハーと接触したままバーンイン試験を行うことによ
り高温下での熱膨張差が生じ、接触している端子同志に
接続不良を生じて、不良でないLSIシリコンチップであ
っても不良と認識されるからである。また、熱膨張が大
きすぎるとバーンイン試験の高温下でそり、ねじれ等の
熱歪が生じ易く、端子同志に接続不良が生じ易いからで
ある。従って、電子回路基板（10）の熱膨張率は、LSI
シリコンウェハーとなるべく近く小さいものが望まし
く、1.5×10-6/℃以上5.5×10-6/℃以下がより好まし
い。
は６×10-6/℃以下であることが重要である。その理由
は、熱膨張率が６×10-6/℃より大きいと、LSIシリコン
ウェハーと接触したままバーンイン試験を行うことによ
り高温下での熱膨張差が生じ、接触している端子同志に
接続不良を生じて、不良でないLSIシリコンチップであ
っても不良と認識されるからである。また、熱膨張が大
きすぎるとバーンイン試験の高温下でそり、ねじれ等の
熱歪が生じ易く、端子同志に接続不良が生じ易いからで
ある。従って、電子回路基板（10）の熱膨張率は、LSI
シリコンウェハーとなるべく近く小さいものが望まし
く、1.5×10-6/℃以上5.5×10-6/℃以下がより好まし
い。
そして、本発明によればバーンイン試験用電子回路基
板（10）の表面い形成される接続用端子（３）は、その
最頂点の表面の少なくとも厚さ５μｍが端子内部に対し
て軟質であることが重要である。即ち、これを図によっ
て説明する。
板（10）の表面い形成される接続用端子（３）は、その
最頂点の表面の少なくとも厚さ５μｍが端子内部に対し
て軟質であることが重要である。即ち、これを図によっ
て説明する。
第１図は本発明のバーンイン試験用電子回路基板（1
0）におけるの接続用端子（３）の拡大断面図である。
0）におけるの接続用端子（３）の拡大断面図である。
電子回路基板（10）の導体回路（２）上に形成された
LSIシリコンウェハー端子との接続用端子（３）は、図
の如く軟質金属層（3a）と、この軟質金属層（3a）より
も固い硬質金属層（3b）からなる。この軟質金属層（3
a）は、前記LSIシリコンウェハー端子と接続するのであ
るが、軟質であるためLSIシリコンウェハー端子と接触
して変形可能であり、LSIシリコンウェハー端子や電子
回路基板（10）の高さのばらつきを吸収して、LSIシリ
コンウェハー上の全ての端子と接続し、端子間の接触抵
抗を極力低減することができるのである。また、同様
に、バーンイン試験の高温下においても、前記軟質金属
層（3a）は、シリコンウェハーと前記電子回路基板（1
0）との相対的な位置ずれ（両者少なくともいずれかの
そり、ねじれ等の熱歪によるずれ、あるいは両者の熱膨
張差によるずれ等）によっても両者間の接触不良を生じ
させない。従って、前記軟質金属層（3a）が上記作用を
確実に実行できる厚みとしては、少なくとも５μｍは必
要であり、さらに、望むべきは10μｍが好ましい。
LSIシリコンウェハー端子との接続用端子（３）は、図
の如く軟質金属層（3a）と、この軟質金属層（3a）より
も固い硬質金属層（3b）からなる。この軟質金属層（3
a）は、前記LSIシリコンウェハー端子と接続するのであ
るが、軟質であるためLSIシリコンウェハー端子と接触
して変形可能であり、LSIシリコンウェハー端子や電子
回路基板（10）の高さのばらつきを吸収して、LSIシリ
コンウェハー上の全ての端子と接続し、端子間の接触抵
抗を極力低減することができるのである。また、同様
に、バーンイン試験の高温下においても、前記軟質金属
層（3a）は、シリコンウェハーと前記電子回路基板（1
0）との相対的な位置ずれ（両者少なくともいずれかの
そり、ねじれ等の熱歪によるずれ、あるいは両者の熱膨
張差によるずれ等）によっても両者間の接触不良を生じ
させない。従って、前記軟質金属層（3a）が上記作用を
確実に実行できる厚みとしては、少なくとも５μｍは必
要であり、さらに、望むべきは10μｍが好ましい。
そして、前記軟質金属層（3a）の内部にはこれよりも
固い硬質金属層（3b）が必要である。その理由は、この
硬質金属層（3b）により、本発明のバーンイン試験用電
子回路基板（10）の接続用端子（３）は、その形状を保
持できるからである。すなわち、バーンイン試験用電子
回路基板（10）は、複数回使用することができ、しかも
種々の高さを有するLSIシリコンウェハー端子と接触す
るため、前記軟質金属層（3a）だけでは極めて微細な間
隔で存在するLSIシリコンウェハー端子に対向して接続
用端子（３）の間隔を保持できず、バーンイン試験用電
子回路基板（10）上の接続用端子（３）同志が接触する
という問題を解決することができないからである また、前記接続用端子（３）は、少なくとも20μｍの
高さを有していることが重要である。従って本発明のバ
ーンイン試験用電子回路基板（10）は、LSIシリコンウ
ェハー端子や電子回路基板（10）の高さのばらつきを吸
収し、LSIシリコンウェハー上の全ての端子と接触し、
複数回の使用ができるのである。
固い硬質金属層（3b）が必要である。その理由は、この
硬質金属層（3b）により、本発明のバーンイン試験用電
子回路基板（10）の接続用端子（３）は、その形状を保
持できるからである。すなわち、バーンイン試験用電子
回路基板（10）は、複数回使用することができ、しかも
種々の高さを有するLSIシリコンウェハー端子と接触す
るため、前記軟質金属層（3a）だけでは極めて微細な間
隔で存在するLSIシリコンウェハー端子に対向して接続
用端子（３）の間隔を保持できず、バーンイン試験用電
子回路基板（10）上の接続用端子（３）同志が接触する
という問題を解決することができないからである また、前記接続用端子（３）は、少なくとも20μｍの
高さを有していることが重要である。従って本発明のバ
ーンイン試験用電子回路基板（10）は、LSIシリコンウ
ェハー端子や電子回路基板（10）の高さのばらつきを吸
収し、LSIシリコンウェハー上の全ての端子と接触し、
複数回の使用ができるのである。
なお、電子回路基板（10）の各接続用端子（３）は、
第１図に示したように下の方が広く、上の方が狭くなっ
ている方が強度的に有利であるが、第２図又は第３図の
ような形状であっても良い。
第１図に示したように下の方が広く、上の方が狭くなっ
ている方が強度的に有利であるが、第２図又は第３図の
ような形状であっても良い。
さらに、前記接続用端子（３）の最頂点の平面度は10
μｍ以下であることが重要である。その理由は、前記接
続用端子（３）の高さを高精度とすることでLSIシリコ
ンウェハー端子との接続を確実にするとともに、端子間
の接触抵抗を極力低減することができるからである。
μｍ以下であることが重要である。その理由は、前記接
続用端子（３）の高さを高精度とすることでLSIシリコ
ンウェハー端子との接続を確実にするとともに、端子間
の接触抵抗を極力低減することができるからである。
このようにして、本発明のバーンイン試験用電子回路
基板（10）は、LSIシリコンウェハー上の端子と接触す
るだけでバーンイン試験を可能とするのである。
基板（10）は、LSIシリコンウェハー上の端子と接触す
るだけでバーンイン試験を可能とするのである。
次に、請求項２の発明に係る製造方法が採った手段
は、 「導体回路（２）上に少なくとも20μｍの高さを有す
る接続用端子（３）が複数個形成されたバーンイン試験
用電子回路基板（10）の製造方法であって、 熱膨張率６×10-6/℃以下の電子回路基板（10）上
に、所望の導体回路（２）に対応する部分に開口部
（５）を有するマスク（４）を形成し、次に当該開口部
（５）であって前記所望の導体回路（２）上に硬質金属
層（3b）を形成し、次いで、前記マスク（４）を被覆し
たまま前記硬質金属層（3b）の頂点をその最頂点の平面
度が５μｍ以下であって少なくとも10μｍの厚さとなる
まで研削加工あるいはポリッシング加工を施し、その後
当該硬質金属層（3b）上に少なくとも５μｍの厚さの軟
質金属層（3a）を形成することにより、前記電気回路基
板（10）上に前記接続用端子（３）を形成することを特
徴とするバーンイン試験用電子回路基板（10）の製造方
法」である。
は、 「導体回路（２）上に少なくとも20μｍの高さを有す
る接続用端子（３）が複数個形成されたバーンイン試験
用電子回路基板（10）の製造方法であって、 熱膨張率６×10-6/℃以下の電子回路基板（10）上
に、所望の導体回路（２）に対応する部分に開口部
（５）を有するマスク（４）を形成し、次に当該開口部
（５）であって前記所望の導体回路（２）上に硬質金属
層（3b）を形成し、次いで、前記マスク（４）を被覆し
たまま前記硬質金属層（3b）の頂点をその最頂点の平面
度が５μｍ以下であって少なくとも10μｍの厚さとなる
まで研削加工あるいはポリッシング加工を施し、その後
当該硬質金属層（3b）上に少なくとも５μｍの厚さの軟
質金属層（3a）を形成することにより、前記電気回路基
板（10）上に前記接続用端子（３）を形成することを特
徴とするバーンイン試験用電子回路基板（10）の製造方
法」である。
この一例を図によって説明する。
第４図は、本発明のバーンイン試験用電子回路基板
（10）の製造工程を示したものである。
（10）の製造工程を示したものである。
工程（イ）は、基材（１）に導体回路（２）を形成す
る工程である。
る工程である。
工程（ロ）は、前記導体回路（２）にマスク（４）を
被覆した後、このマスク（４）に所望の導体回路（２）
に対応する部分に開口部（５）を設ける工程である。
被覆した後、このマスク（４）に所望の導体回路（２）
に対応する部分に開口部（５）を設ける工程である。
工程（ハ）は、前記開口部（５）に硬質金属層（3b）
を形成する工程である。ここで前記マスク（４）の表面
より突出して前記硬質金属層（3b）を形成するとよい。
を形成する工程である。ここで前記マスク（４）の表面
より突出して前記硬質金属層（3b）を形成するとよい。
工程（ニ）は、前記硬質金属層（3b）を平滑化する工
程であるが、この平滑化作業の時点では前記マスク
（４）を形成したままその作業を実施したほうが好まし
い。その理由は、前記平滑化作業、例えば、平面研削盤
による研削加工、表面研磨機によるポリッシング加工あ
るいはプレス機による加工等によって端子（3b）の頂点
を一平面とする作業の時に、前記マスク（４）が導体回
路（２）を保護するばかりでなく、前記端子（3b）の機
械的応力に対する保護と、その寸法精度の保持を実現す
ることができるからである。このような目的のために好
ましい加工方法は、中でも平面研削盤による研削加工、
平面研磨機によるポリッシング加工である。また、前述
のマスク（４）としては、非常に微細な端子を形成する
ために感光性を有したアクリル系樹脂、アクリル酸−メ
タアクリル酸共重合樹脂、ポリイミド系樹脂が機械的強
度が高く使用することができる。
程であるが、この平滑化作業の時点では前記マスク
（４）を形成したままその作業を実施したほうが好まし
い。その理由は、前記平滑化作業、例えば、平面研削盤
による研削加工、表面研磨機によるポリッシング加工あ
るいはプレス機による加工等によって端子（3b）の頂点
を一平面とする作業の時に、前記マスク（４）が導体回
路（２）を保護するばかりでなく、前記端子（3b）の機
械的応力に対する保護と、その寸法精度の保持を実現す
ることができるからである。このような目的のために好
ましい加工方法は、中でも平面研削盤による研削加工、
平面研磨機によるポリッシング加工である。また、前述
のマスク（４）としては、非常に微細な端子を形成する
ために感光性を有したアクリル系樹脂、アクリル酸−メ
タアクリル酸共重合樹脂、ポリイミド系樹脂が機械的強
度が高く使用することができる。
工程（ホ）は、前記マスク（４）を被覆したままで、
軟質金属層（3a）を形成するか、あるいは前記マスク
（４）を除去したのち軟質金属層（3a）を形成する工程
である。ここで前記硬質金属層（3b）及び軟質金属層
（3a）の組合せとしては、例えば、銅−半田、銅−金、
ニッケル−金、ニッケル−半田、銀−金、クロム−金、
クロム−半田、クロム−銀等を使用できるが、中でも銅
−半田、ニッケル−金、ニッケル−半田は、形成するの
に容易なためより好ましい。このような硬質金属層（3
b）及び軟質金属層（3a）の形成方法としては、電解メ
ッキ、無電解メッキ等を使用でき、半田あるいは半田合
金のように融点の低い金属であれば金属ペーストの印刷
後加熱する方法、溶融金属中へ浸積する方法等も利用で
きる。
軟質金属層（3a）を形成するか、あるいは前記マスク
（４）を除去したのち軟質金属層（3a）を形成する工程
である。ここで前記硬質金属層（3b）及び軟質金属層
（3a）の組合せとしては、例えば、銅−半田、銅−金、
ニッケル−金、ニッケル−半田、銀−金、クロム−金、
クロム−半田、クロム−銀等を使用できるが、中でも銅
−半田、ニッケル−金、ニッケル−半田は、形成するの
に容易なためより好ましい。このような硬質金属層（3
b）及び軟質金属層（3a）の形成方法としては、電解メ
ッキ、無電解メッキ等を使用でき、半田あるいは半田合
金のように融点の低い金属であれば金属ペーストの印刷
後加熱する方法、溶融金属中へ浸積する方法等も利用で
きる。
なお、この接続用端子（３）が複数回の使用後に使用
できなくなったとしても、第５図の如く導体回路（２）
に永久マスク（４）を施し、不良になった接続用端子
（３）を削りとって再度端子を形成して使用することも
できる。
できなくなったとしても、第５図の如く導体回路（２）
に永久マスク（４）を施し、不良になった接続用端子
（３）を削りとって再度端子を形成して使用することも
できる。
（実施例） 次に、本発明の実施例及び比較例について説明する。
実施例１ 電子回路基板（10）として用いられる基材（１）は、
コージェライト焼結体（気孔率30％）であって、1.4mm
の厚みに両頭平面研磨機によって平行度５μｍ、平面度
３μｍで研磨したものである。前記多孔質コージェライ
ト焼結体の片面には、酸化ルテニウムを主成分とする厚
膜抵抗体を印刷、焼付し、さらに電極となる銅を主体と
する厚膜導体を印刷、焼付した。このように、片面に厚
膜抵抗体あるいは厚膜導体等の導体回路（２）を印刷、
焼付してあるのは、それらの凹凸が反対面に形成する端
子（３）に凹凸の影響を及ぼさないようにするためであ
る。そしてこの基材（１）の上下に厚さ0.1mmのガラス
クロスを配置し、エポキシ樹脂を真空下で充填し同時に
厚さ18μｍの銅箔を積層して電子回路基板（10）とし
た。この電子回路基板（10）は、熱膨張率3.8ppm/℃の
セラミック−樹脂複合基板である。
コージェライト焼結体（気孔率30％）であって、1.4mm
の厚みに両頭平面研磨機によって平行度５μｍ、平面度
３μｍで研磨したものである。前記多孔質コージェライ
ト焼結体の片面には、酸化ルテニウムを主成分とする厚
膜抵抗体を印刷、焼付し、さらに電極となる銅を主体と
する厚膜導体を印刷、焼付した。このように、片面に厚
膜抵抗体あるいは厚膜導体等の導体回路（２）を印刷、
焼付してあるのは、それらの凹凸が反対面に形成する端
子（３）に凹凸の影響を及ぼさないようにするためであ
る。そしてこの基材（１）の上下に厚さ0.1mmのガラス
クロスを配置し、エポキシ樹脂を真空下で充填し同時に
厚さ18μｍの銅箔を積層して電子回路基板（10）とし
た。この電子回路基板（10）は、熱膨張率3.8ppm/℃の
セラミック−樹脂複合基板である。
一方、バーンイン試験を行うLSIシリコンウェハー
は、直径５インチ（φ127mm）であり、7.7mm×18.6mmの
LSIチップが64個配置され、各々のLSIチップには30個の
接続端子が最小ピッチ0.15mmで形成されている。
は、直径５インチ（φ127mm）であり、7.7mm×18.6mmの
LSIチップが64個配置され、各々のLSIチップには30個の
接続端子が最小ピッチ0.15mmで形成されている。
次に、上述の電子回路基板（10）に前記LSIシリコン
ウェハーの端子と対向するように導体回路（２）を形成
した後、35μｍの感光性のアクリル樹脂系マスク（４）
を被覆し、前記LSIシリコンウェハーの端子と対向する
ように形成した導体回路（２）上に、120μｍの開口部
（５）を形成した。次いで、この開口部（５）に電解メ
ッキによってニッケル（3b）を40μｍの厚みで形成し
た。そしてこの電子回路基板（10）を平面研削盤上に固
定しGC1500＃の碇石によって加工したところ前記ニッケ
ルの金属層（3b）の頂点の平面度は2.4μｍとなり、平
均の高さは34μｍであった。次に再度感光性のアクリル
樹脂系マスク（４）を被覆し、同様に開口部（５）を設
けてニッケルメッキし、同様に平面研削加工を施し、そ
の後前記感光性のアクリル樹脂系マスク（４）を除いた
ところ、最終的には平均高さ54μｍ、平面度3.2μｍの
ニッケル金属層（3b）となった。次いで、当該ニッケル
端子を金メッキ（3a）し、その表面に平均12μｍの金の
層（3a）を形成した。この時、この接続用端子（３）の
高さは、平均66μｍとなり、頂点の平面度3.8μｍとな
った。
ウェハーの端子と対向するように導体回路（２）を形成
した後、35μｍの感光性のアクリル樹脂系マスク（４）
を被覆し、前記LSIシリコンウェハーの端子と対向する
ように形成した導体回路（２）上に、120μｍの開口部
（５）を形成した。次いで、この開口部（５）に電解メ
ッキによってニッケル（3b）を40μｍの厚みで形成し
た。そしてこの電子回路基板（10）を平面研削盤上に固
定しGC1500＃の碇石によって加工したところ前記ニッケ
ルの金属層（3b）の頂点の平面度は2.4μｍとなり、平
均の高さは34μｍであった。次に再度感光性のアクリル
樹脂系マスク（４）を被覆し、同様に開口部（５）を設
けてニッケルメッキし、同様に平面研削加工を施し、そ
の後前記感光性のアクリル樹脂系マスク（４）を除いた
ところ、最終的には平均高さ54μｍ、平面度3.2μｍの
ニッケル金属層（3b）となった。次いで、当該ニッケル
端子を金メッキ（3a）し、その表面に平均12μｍの金の
層（3a）を形成した。この時、この接続用端子（３）の
高さは、平均66μｍとなり、頂点の平面度3.8μｍとな
った。
この電子回路基板（10）と前記LSIシリコンウェハー
の端子とを接触させて、140℃のバーンイン試験を実施
したところ、1920個中１個の接触不良も無くバーンイン
試験を実施することができた。また、このバーンイン試
験用電子回路基板（10）は、同じLSIシリコンウェハー
に対して28枚同様に使用することができた。
の端子とを接触させて、140℃のバーンイン試験を実施
したところ、1920個中１個の接触不良も無くバーンイン
試験を実施することができた。また、このバーンイン試
験用電子回路基板（10）は、同じLSIシリコンウェハー
に対して28枚同様に使用することができた。
その他の実施例と比較例 実施例１と同様であるが、実施例１の基板（10）にお
いて、熱膨張率が7ppm/℃のアルミナセラミック基板を
使用した場合（比較例１）、端子（３）の平面度が18μ
ｍ、金（3a）の厚みが平均20μｍとした場合（実施例
２）、端子（３）の平面度が18μｍ、金（3a）の厚みが
平均３μｍとした場合（比較例２）、端子（３）の平面
度が８μｍで金（3a）の厚みが平均20μｍとした場合
（実施例３）、端子（３）の平面度が８μｍ、金（3a）
の厚みが０μｍとした場合（比較例３）、ニッケル金属
層（3b）を平均10μｍとした場合、（実施例４）、０μ
ｍとした場合（比較例４）、前記感光性のアクリル樹脂
系マスク（４）を除いて平面研削加工を施した場合（比
較例５）の各場合について、バーンイン試験を実施した
結果を表１にまとめた。
いて、熱膨張率が7ppm/℃のアルミナセラミック基板を
使用した場合（比較例１）、端子（３）の平面度が18μ
ｍ、金（3a）の厚みが平均20μｍとした場合（実施例
２）、端子（３）の平面度が18μｍ、金（3a）の厚みが
平均３μｍとした場合（比較例２）、端子（３）の平面
度が８μｍで金（3a）の厚みが平均20μｍとした場合
（実施例３）、端子（３）の平面度が８μｍ、金（3a）
の厚みが０μｍとした場合（比較例３）、ニッケル金属
層（3b）を平均10μｍとした場合、（実施例４）、０μ
ｍとした場合（比較例４）、前記感光性のアクリル樹脂
系マスク（４）を除いて平面研削加工を施した場合（比
較例５）の各場合について、バーンイン試験を実施した
結果を表１にまとめた。
（発明の効果） 以上述べたように、本発明に係るバーンイン試験用電
子回路基板は、「熱膨張率６×10-6/℃以下の電子回路
基板の導体回路上に、少なくとも20μｍの高さを有する
と共にその最頂点の平面度が10μｍ以下に形成された複
数の接続用端子を有するバーンイン試験用電子回路基板
であって、前記各接続用端子は、最頂点の平面度が５μ
ｍ以下に形成された少なくとも10μｍの厚さを有する硬
質金属層上に、少なくとも５μｍの厚さの軟質金属層を
形成してなること」をその構成上の特徴としている。
子回路基板は、「熱膨張率６×10-6/℃以下の電子回路
基板の導体回路上に、少なくとも20μｍの高さを有する
と共にその最頂点の平面度が10μｍ以下に形成された複
数の接続用端子を有するバーンイン試験用電子回路基板
であって、前記各接続用端子は、最頂点の平面度が５μ
ｍ以下に形成された少なくとも10μｍの厚さを有する硬
質金属層上に、少なくとも５μｍの厚さの軟質金属層を
形成してなること」をその構成上の特徴としている。
従って、本発明のバーンイン試験用電子回路基板によ
れば、LSIシリコンウェハーを切断することもなく、ま
してやボンディングを行ったり、樹脂によってトランス
ファーモールドを行ったりすることもなく、LSIシリコ
ンチップの不良を知ることができ、非常に効率的に半導
体部品を製造することができる。また、この電子回路基
板を利用すると、大型の基板の熱試験や製品検査やある
いは環境評価試験を迅速かつ正確に実施できる。さら
に、最近、大型化しつつあるLCD等の液晶表示パネルの
実装基板あるいは評価基板、さらには、長尺な基板であ
るLEDプリンターヘッド、読み取りセンサー、サーマル
プリンターヘッド等の実装基板あるいは評価基板にも利
用できる。
れば、LSIシリコンウェハーを切断することもなく、ま
してやボンディングを行ったり、樹脂によってトランス
ファーモールドを行ったりすることもなく、LSIシリコ
ンチップの不良を知ることができ、非常に効率的に半導
体部品を製造することができる。また、この電子回路基
板を利用すると、大型の基板の熱試験や製品検査やある
いは環境評価試験を迅速かつ正確に実施できる。さら
に、最近、大型化しつつあるLCD等の液晶表示パネルの
実装基板あるいは評価基板、さらには、長尺な基板であ
るLEDプリンターヘッド、読み取りセンサー、サーマル
プリンターヘッド等の実装基板あるいは評価基板にも利
用できる。
また、請求項２に係る製造方法は、「導体回路上に少
なくとも20μｍの高さを有する接続用端子が複数個形成
されたバーンイン試験用電子回路基板の製造方法であっ
て、熱膨張率６×10-6/℃以下の電子回路基板上に、所
望の導体回路に対する部分に開口部を有するマスクを形
成し、次に当該開口部であって前記所望の導体回路上に
硬質金属層を形成し、次いで、前記マスクを被覆したま
ま前記硬質金属層の頂点をその最頂点の平面度が５μｍ
以下であって少なくとも10μｍの厚さとなるまで研削加
工あるいはポリッシング加工を施し、その後当該硬質金
属層上に少なくとも５μｍの厚さの軟質金属層を形成す
ることにより、前記電気回路基板上に前記接続用端子を
形成すること」をその構成上の特徴としている。
なくとも20μｍの高さを有する接続用端子が複数個形成
されたバーンイン試験用電子回路基板の製造方法であっ
て、熱膨張率６×10-6/℃以下の電子回路基板上に、所
望の導体回路に対する部分に開口部を有するマスクを形
成し、次に当該開口部であって前記所望の導体回路上に
硬質金属層を形成し、次いで、前記マスクを被覆したま
ま前記硬質金属層の頂点をその最頂点の平面度が５μｍ
以下であって少なくとも10μｍの厚さとなるまで研削加
工あるいはポリッシング加工を施し、その後当該硬質金
属層上に少なくとも５μｍの厚さの軟質金属層を形成す
ることにより、前記電気回路基板上に前記接続用端子を
形成すること」をその構成上の特徴としている。
従って、この方法によれば請求項１に係るバーンイン
試験用電子回路基板を簡単かつ安価に製造することがで
きる。
試験用電子回路基板を簡単かつ安価に製造することがで
きる。
第１図は請求項１の発明に係るバーンイン試験用電子回
路基板の一実施例を示す接続用端子付近の部分拡大断面
図、第２図及び第３図は別の実施例の同部分拡大断面
図、第４図は請求項２の発明に係る製造方法を工程順に
示す各部分拡大断面図、第５図は接続用端子の別の使用
方法を示す拡大断面図である。 符号の説明 10……バーンイン試験用電子回路基板、１……基板、２
……導体回路、３……接続用端子、3a……軟質金属層、
3b……硬質金属層、４……マスク、５……開口部。
路基板の一実施例を示す接続用端子付近の部分拡大断面
図、第２図及び第３図は別の実施例の同部分拡大断面
図、第４図は請求項２の発明に係る製造方法を工程順に
示す各部分拡大断面図、第５図は接続用端子の別の使用
方法を示す拡大断面図である。 符号の説明 10……バーンイン試験用電子回路基板、１……基板、２
……導体回路、３……接続用端子、3a……軟質金属層、
3b……硬質金属層、４……マスク、５……開口部。
Claims (2)
- 【請求項１】熱膨張率６×10-6/℃以下の電子回路基板
の導体回路上に、少なくとも20μｍの高さを有すると共
にその最頂点の平面度が10μｍ以下に形成された複数の
接続用端子を有するバーンイン試験用電子回路基板であ
って、 前記各接続用端子は、最頂点の平面度が５μｍ以下に形
成された少なくとも10μｍの厚さを有する硬質金属層上
に、少なくとも５μｍの厚さの軟質金属層を形成してな
ることを特徴とするバーンイン試験用電子回路基板。 - 【請求項２】導体回路上に少なくとも20μｍの高さを有
する接続用端子が複数個形成されたバーンイン試験用電
子回路基板の製造方法であって、 熱膨張率６×10-6/℃以下の電子回路基板上に、所望の
導体回路に対応する部分に開口部を有するマスクを形成
し、次に当該開口部内であって前記所望の導体回路上に
硬質金属層を形成し、次いで、前記マスクを被覆したま
ま前記硬質金属層の頂点をその最頂点の平面度が５μｍ
以下であって少なくとも10μｍの厚さとなるまで研削加
工あるいはポリッシング加工を施し、その後当該硬質金
属層上に少なくとも５μｍの厚さの軟質金属層を形成す
ることにより、前記電気回路基板上に前記接続用端子を
形成することを特徴とするバーンイン試験用電子回路基
板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2089727A JP2753760B2 (ja) | 1990-04-03 | 1990-04-03 | バーンイン試験用電子回路基板とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2089727A JP2753760B2 (ja) | 1990-04-03 | 1990-04-03 | バーンイン試験用電子回路基板とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03286592A JPH03286592A (ja) | 1991-12-17 |
| JP2753760B2 true JP2753760B2 (ja) | 1998-05-20 |
Family
ID=13978794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2089727A Expired - Fee Related JP2753760B2 (ja) | 1990-04-03 | 1990-04-03 | バーンイン試験用電子回路基板とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2753760B2 (ja) |
-
1990
- 1990-04-03 JP JP2089727A patent/JP2753760B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03286592A (ja) | 1991-12-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100551641B1 (ko) | 반도체 장치의 제조 방법 및 반도체 장치 | |
| US6043564A (en) | Semiconductor device having ball-bonded pads | |
| US5126818A (en) | Semiconductor device | |
| US4721831A (en) | Module for packaging and electrically interconnecting integrated circuit chips on a porous substrate, and method of fabricating same | |
| US6011315A (en) | Semiconductor device and film carrier tape and respective manufacturing methods thereof | |
| KR0180579B1 (ko) | 프로브카드의 제조방법 | |
| JPH09246320A (ja) | 半導体装置とその製造方法 | |
| KR20200090564A (ko) | 프로브 핀 기판 및 이를 이용한 프로브 카드 제조 방법 | |
| JP2681327B2 (ja) | バンプ付き回路基板の製造方法 | |
| JP2764632B2 (ja) | 電子回路基板とその製造方法 | |
| JP2715793B2 (ja) | 半導体装置及びその製造方法 | |
| JP2753760B2 (ja) | バーンイン試験用電子回路基板とその製造方法 | |
| JPH10189670A (ja) | プローブカードの製造方法 | |
| JPS6077434A (ja) | 半導体装置 | |
| JP5671237B2 (ja) | 半導体素子検査用基板 | |
| JPH07159485A (ja) | 半導体装置のテストボード | |
| JP4613410B2 (ja) | セラミック回路基板の製造方法 | |
| JPH10242324A (ja) | 電極を内包したセラミック基板およびその製造方法 | |
| EP0100727B1 (en) | Semiconductor device comprising a ceramic base | |
| JP4587596B2 (ja) | 多数個取り配線基板、電子装置の製造方法 | |
| JPH10173083A (ja) | 電子部品搭載用配線基板とその製造方法 | |
| JPH05129458A (ja) | セラミツク基板とその製造方法並びにこの基板を用いたセラミツク配線板 | |
| KR960000219B1 (ko) | 반도체 패키지 및 그 제조방법 | |
| JPH11111774A (ja) | ハンダバンプによる電極接続方法及びハンダバンプ作成方法 | |
| JPH07288269A (ja) | 電子部品及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080306 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090306 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100306 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |