JP2746301B2 - 半導体整流素子 - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体整流素子に係り、特に第１の導電型半
導体領域と第２の導電型半導体領域とを接合させること
によって構成された半導体整流素子に関する。
導体領域と第２の導電型半導体領域とを接合させること
によって構成された半導体整流素子に関する。
［従来の技術］ PN接合ダイオードにおいて、スッチング速度の向上
は、強く要望されている。ところが、単結晶を用いたPN
接合ダイオードでは、バルク中でのキャリアライフタイ
ムが長いため、ON状態からOFF状態に切り換えたとき、
残留している過剰少数キャリアによる遅延時間が長くス
イッチング速度に限界があった。
は、強く要望されている。ところが、単結晶を用いたPN
接合ダイオードでは、バルク中でのキャリアライフタイ
ムが長いため、ON状態からOFF状態に切り換えたとき、
残留している過剰少数キャリアによる遅延時間が長くス
イッチング速度に限界があった。
これを解決するために、従来はPNダイオードに重金
属、例えば金を再結合中心として導入したり、多結晶上
にPN接合ダイオードを形成し粒界欠陥を再結合中心とし
て利用することで、少数キャリアのライフタイムを短か
くし、遅延時間の短縮を図っていた。
属、例えば金を再結合中心として導入したり、多結晶上
にPN接合ダイオードを形成し粒界欠陥を再結合中心とし
て利用することで、少数キャリアのライフタイムを短か
くし、遅延時間の短縮を図っていた。
［発明が解決しようとする課題］ しかしながら、上記従来例において、金を再結合中心
として導入する場合では、金原子に電界集中が生じると
いう問題点があり、粒界欠陥を再結中心として利用する
場合では、高濃度層付近の粒界には不純物が偏析してい
るため、接合面を横切る結晶粒界に電界集中が生じる問
題点があった。
として導入する場合では、金原子に電界集中が生じると
いう問題点があり、粒界欠陥を再結中心として利用する
場合では、高濃度層付近の粒界には不純物が偏析してい
るため、接合面を横切る結晶粒界に電界集中が生じる問
題点があった。
その結果、電界降伏がおこり、暗電流成分の増加がお
きることとなる。
きることとなる。
第９図は、PN接合ダイオードの電流−電圧特性を示す
特性図である。
特性図である。
同図において、破線は電界降伏による暗電流成分の増
加を示すものである。
加を示すものである。
［課題を解決するための手段］ 本発明の半導体整流素子は、第１の導電型半導体領域
と第２の導電型半導体領域との接合を有する半導体整流
素子において、 第１の導電型半導体領域の第１の単結晶粒と、 該第１の単結晶粒との間に結晶粒界を形成する、該結
晶粒界に交わらない第１の導電型半導体領域と第２の導
電型半導体領域との接合面を有する第２の単結晶粒と、 該第１の単結晶粒及び該第２の導電型半導体領域に対
応する該第２の単結晶粒の夫々に設けられた電極と、を
有し、 前記結晶粒界は、前記第１の単結晶粒と前記第２の単
結晶粒の第１の導電型半導体領域とが接して形成されて
いるものである。
と第２の導電型半導体領域との接合を有する半導体整流
素子において、 第１の導電型半導体領域の第１の単結晶粒と、 該第１の単結晶粒との間に結晶粒界を形成する、該結
晶粒界に交わらない第１の導電型半導体領域と第２の導
電型半導体領域との接合面を有する第２の単結晶粒と、 該第１の単結晶粒及び該第２の導電型半導体領域に対
応する該第２の単結晶粒の夫々に設けられた電極と、を
有し、 前記結晶粒界は、前記第１の単結晶粒と前記第２の単
結晶粒の第１の導電型半導体領域とが接して形成されて
いるものである。
［作用］ 本発明の半導体整流素子は、結晶粒界を接合面と交わ
らないように、且つ電極との間に配置し粒界欠陥を有効
に再結合中心として導入することで、高速動作可能で良
好な電流−電圧特性を持つ半導体整流素子を作製可能と
するものである。
らないように、且つ電極との間に配置し粒界欠陥を有効
に再結合中心として導入することで、高速動作可能で良
好な電流−電圧特性を持つ半導体整流素子を作製可能と
するものである。
［実施例］ 以下、本発明の実施例を図面を用いて詳細に説明す
る。
る。
まず、本発明の実施例の半導体整流素子に用いる結晶
粒界を有する結晶基板を作成する製造工程について説明
する。
粒界を有する結晶基板を作成する製造工程について説明
する。
以下の製造工程は、欧州特許出願公開第0244,081号に
開示した結晶成長方法を用いたものである。
開示した結晶成長方法を用いたものである。
第４図（ａ）〜（ｅ）は、本発明の実施例の半導体整
流素子に用いる結晶基板を作成する製造工程を示す縦断
面図である。
流素子に用いる結晶基板を作成する製造工程を示す縦断
面図である。
第５図は、SiO2膜上に設けたSiO3N4膜を示す斜視図で
あり、第４図（ａ）に示す製造工程に対応するものであ
る。
あり、第４図（ａ）に示す製造工程に対応するものであ
る。
まず、第４図（ａ）および第５図に示すように、（10
0）のシリコンウェハー上に熱酸化法を用いて2000Åの
非核形成面たるSiO2膜１を形成する。このSiO2膜１上に
SiO3N4膜を300Å堆積させ、さらに２μｍ口の大きさ
で、間隔ｂ（ここでは、ｂ＝100μｍ）で配置されるよ
うに公知の微細加工技術を用いて前記Si3N4膜をパター
ンニングする。形成された核形成面たるSi3N4膜８を以
下サイトと呼ぶ。
0）のシリコンウェハー上に熱酸化法を用いて2000Åの
非核形成面たるSiO2膜１を形成する。このSiO2膜１上に
SiO3N4膜を300Å堆積させ、さらに２μｍ口の大きさ
で、間隔ｂ（ここでは、ｂ＝100μｍ）で配置されるよ
うに公知の微細加工技術を用いて前記Si3N4膜をパター
ンニングする。形成された核形成面たるSi3N4膜８を以
下サイトと呼ぶ。
次に、第４図（ｂ）に示すように、Si2Cl2/HCl/H2／P
H3系の気相成長法を施すと、SiO2に比べSi3N4が核形成
密度が大きいため、サイト８のみにSiの結晶核を形成す
ることができ、サイト８を十分小さくすれば、サイト８
のみに一つだけSiの結晶核９を形成することができる。
H3系の気相成長法を施すと、SiO2に比べSi3N4が核形成
密度が大きいため、サイト８のみにSiの結晶核を形成す
ることができ、サイト８を十分小さくすれば、サイト８
のみに一つだけSiの結晶核９を形成することができる。
次に、第４図（ｃ）に示すように、引き続き結晶を成
長させると、サイト８上の一つの結晶核９のみが成長を
続けてSi単結晶粒10が形成され、さらにこのSi単結晶粒
10を成長させることができる。
長させると、サイト８上の一つの結晶核９のみが成長を
続けてSi単結晶粒10が形成され、さらにこのSi単結晶粒
10を成長させることができる。
次に、第４図（ｄ）に示すように、隣りのサイト８か
ら成長して来たSi単結晶粒10どうしがサイト８間の中央
でぶつかり結晶粒界11を形成する。なお、この結晶粒界
11は図示したように基板に対して垂直方向に形成され
る。
ら成長して来たSi単結晶粒10どうしがサイト８間の中央
でぶつかり結晶粒界11を形成する。なお、この結晶粒界
11は図示したように基板に対して垂直方向に形成され
る。
次に、第４図（ｅ）に示すように、Si単結晶粒10がぶ
つかって結晶粒界11が形成された基板を厚さが２μｍに
なるまで研磨し単結晶層２を形成する。この結果、結晶
粒界の位置が100μｍ間隔の格子状に制御された、リン
（Ｐ）濃度、１×1016atom／cm3のｎ型シリコン結晶基
板を得た。
つかって結晶粒界11が形成された基板を厚さが２μｍに
なるまで研磨し単結晶層２を形成する。この結果、結晶
粒界の位置が100μｍ間隔の格子状に制御された、リン
（Ｐ）濃度、１×1016atom／cm3のｎ型シリコン結晶基
板を得た。
なお、結晶粒界の位置が制御された結晶基板は、本発
明においては重要な構成部材であり、前述した欧州特許
出願公開第0244,081号に開示した結晶成長方法を用い
て、かかる結晶基板を形成することができるが、この結
晶成長方法に限定されるものではない。
明においては重要な構成部材であり、前述した欧州特許
出願公開第0244,081号に開示した結晶成長方法を用い
て、かかる結晶基板を形成することができるが、この結
晶成長方法に限定されるものではない。
以上説明した製造工程で作成されたｎ型シリコン結晶
基板を用いて、本発明の半導体整流素子を次のようにし
て作製することができる。
基板を用いて、本発明の半導体整流素子を次のようにし
て作製することができる。
（実施例１） 第１図は、本発明の実施例１の半導体整流素子の構成
を説明するための部分断面図である。
を説明するための部分断面図である。
第２図は、上記半導体整流素子の部分平面図である。
第３図は、上記半導体整流素子の結晶粒界の配置を説
明するための部分断面図である。
明するための部分断面図である。
まず、第４図（ｅ）に示したｎ型シリコン結晶基板に
対しSiO2膜を5000Åつける。そして第４図（ｅ）に示す
単結晶層２の中の一単結晶粒の中のみに不純物高濃度領
域ができるように一単結晶粒の中央を中心として、93μ
ｍ角でSiO2膜を除去する（なお、第３図の13は残された
SiO2膜を示している。）。残されたSiO2膜をマスクとし
てBN拡散を1000℃,2時間で行い、拡散層を下地まで到達
させて、第１図に示す高濃度のｐ型半導体領域３を形成
する。第３図において、13はBN拡散のマスク用酸化膜を
示し、ｃは結晶粒界５からSiO2膜の端部までの距離（こ
こでは約3.5μｍ）、ｄはBN拡散による横方向の拡散の
距離（深さの70％程度で、ここでは約1.4μｍ）を示
す。ｐ型半導体領域３およびｎ型半導体領域2aの研磨を
行った主表面と結晶粒界５とは直角に形成されており、
結晶粒界５は接合面６とほぼ平行に形成されている。
対しSiO2膜を5000Åつける。そして第４図（ｅ）に示す
単結晶層２の中の一単結晶粒の中のみに不純物高濃度領
域ができるように一単結晶粒の中央を中心として、93μ
ｍ角でSiO2膜を除去する（なお、第３図の13は残された
SiO2膜を示している。）。残されたSiO2膜をマスクとし
てBN拡散を1000℃,2時間で行い、拡散層を下地まで到達
させて、第１図に示す高濃度のｐ型半導体領域３を形成
する。第３図において、13はBN拡散のマスク用酸化膜を
示し、ｃは結晶粒界５からSiO2膜の端部までの距離（こ
こでは約3.5μｍ）、ｄはBN拡散による横方向の拡散の
距離（深さの70％程度で、ここでは約1.4μｍ）を示
す。ｐ型半導体領域３およびｎ型半導体領域2aの研磨を
行った主表面と結晶粒界５とは直角に形成されており、
結晶粒界５は接合面６とほぼ平行に形成されている。
このp+型半導体領域３が形成されている単結晶粒に隣
接するｎ型単結晶粒（ｎ型半導体領域2a）にコンタクト
を取るためのn+半導体領域４を形成するため、熱酸化膜
を4000Åつけたあと、選択的にSiO2膜を除去し、Ｐ−CV
DでPSG膜4000Åを堆積させ9000℃,30分の熱処理を施
し、不純物（Ｐ）を拡散させた。そして、第２図に示す
ように、コンタクトホールをあけ、アルミ（Al）を蒸着
し電極とした。保護膜として、SiO2膜を1000Å堆積させ
た。
接するｎ型単結晶粒（ｎ型半導体領域2a）にコンタクト
を取るためのn+半導体領域４を形成するため、熱酸化膜
を4000Åつけたあと、選択的にSiO2膜を除去し、Ｐ−CV
DでPSG膜4000Åを堆積させ9000℃,30分の熱処理を施
し、不純物（Ｐ）を拡散させた。そして、第２図に示す
ように、コンタクトホールをあけ、アルミ（Al）を蒸着
し電極とした。保護膜として、SiO2膜を1000Å堆積させ
た。
ここで、重要なことは第３図に示すように、結晶粒界
５が空乏端12から拡散長Lp（Lpは正孔の拡散長）までの
領域にあるということである。本実施例においては、拡
散長Lpは〜５μｍ程度であり、接合面６はBN拡散による
横方向の拡散距離ｄも考慮にいれると結晶粒界５から約
２μｍのところに位置している。また空乏層幅は、20vo
ltで約１μｍであるため、第３図に示すように、空乏端
12から拡散長Lp内に結晶粒界５が位置している。
５が空乏端12から拡散長Lp（Lpは正孔の拡散長）までの
領域にあるということである。本実施例においては、拡
散長Lpは〜５μｍ程度であり、接合面６はBN拡散による
横方向の拡散距離ｄも考慮にいれると結晶粒界５から約
２μｍのところに位置している。また空乏層幅は、20vo
ltで約１μｍであるため、第３図に示すように、空乏端
12から拡散長Lp内に結晶粒界５が位置している。
本実施例においては、空乏端12から拡散長Lpまでの領
域に過剰少数キャリアが多く存在しており、この領域内
にある再結合中心が最も有効に働くことから、この領域
に粒界欠陥を設けることでスイッチングの高速化が可能
である。すなわち、本発明は、結晶粒界を接合面と交わ
らないように、且つ電極との間に配置し粒界欠陥を有効
に再結合中心として導入することで、高速動作可能で良
好な電流−電圧特性を持つ半導体整流素子を可能にした
のである。
域に過剰少数キャリアが多く存在しており、この領域内
にある再結合中心が最も有効に働くことから、この領域
に粒界欠陥を設けることでスイッチングの高速化が可能
である。すなわち、本発明は、結晶粒界を接合面と交わ
らないように、且つ電極との間に配置し粒界欠陥を有効
に再結合中心として導入することで、高速動作可能で良
好な電流−電圧特性を持つ半導体整流素子を可能にした
のである。
粒界欠陥は欠陥準位が金の0.2eVよりも中央にあると
考えられ、金よりも有効な再結合中心として働く。そし
てその密度は約1012〜1013／cm2であるため、金を再結
合中心に用いたときの1017／cM3以上に対応する。この
結果逆方向電流密度は〜10-8AとCz法によって得られた
単結晶基板に作成したものと遜色ない。
考えられ、金よりも有効な再結合中心として働く。そし
てその密度は約1012〜1013／cm2であるため、金を再結
合中心に用いたときの1017／cM3以上に対応する。この
結果逆方向電流密度は〜10-8AとCz法によって得られた
単結晶基板に作成したものと遜色ない。
本実施例の半導体整流素子は、低暗電流の良好なＩ−
Ｖ特性を示し、なおかつ第８図に示す回路を用いて、 となるよう外部回路を設定し、逆方向回復時間を測定し
たところ、〜5nsecという高速スイッチング特性を示し
た。
Ｖ特性を示し、なおかつ第８図に示す回路を用いて、 となるよう外部回路を設定し、逆方向回復時間を測定し
たところ、〜5nsecという高速スイッチング特性を示し
た。
（実施例２） 本実施例は、前述した実施例１を二次元に配置したも
のである。
のである。
第６図は、本発明の実施例２の半導体整流素子の構成
を示す部分平面図である。
を示す部分平面図である。
第７図は、上記半導体整流素子の配線状態を示す部分
平面図である。
平面図である。
第６図に示すように、本実施例は千鳥模様、すなわ
ち、Ｐ型半導体領域とＮ型半導体領域とが列，行とで交
互に配置されている。なお、第６図は10×10のマトリク
スに配置したものの一部を示すものである。
ち、Ｐ型半導体領域とＮ型半導体領域とが列，行とで交
互に配置されている。なお、第６図は10×10のマトリク
スに配置したものの一部を示すものである。
本実施例の半導体整流素子についても、実施例１と同
様に欧州特許出願公開第0244,081号に開示した結晶成長
方法を用いて作成することができ、ガス系はSiCl2H2／H
2/HCl系で、結晶粒径が50μｍとなるように成長させた
のち、単結晶層の厚さが２μｍとなるまで研磨した。
様に欧州特許出願公開第0244,081号に開示した結晶成長
方法を用いて作成することができ、ガス系はSiCl2H2／H
2/HCl系で、結晶粒径が50μｍとなるように成長させた
のち、単結晶層の厚さが２μｍとなるまで研磨した。
以下、実施例１と同様な条件で、P+層，N+層を設けた
のち、コンタクトホールおよびAl配線を形成し、さらに
保護膜としてスパッタ法によってSiO2を10000Å堆積さ
せた。
のち、コンタクトホールおよびAl配線を形成し、さらに
保護膜としてスパッタ法によってSiO2を10000Å堆積さ
せた。
なお、実施例１においては、デバイスが占有する面積
に比して充分な接合面積を得ることができないため、比
較的大きな電流を必要とする場合には充分対応できない
が、本実施例においては、千鳥模様に配列することによ
り、同じ面積で２倍以上の電流値を得ることができる。
従って、このような配置をとることで、少ないスペース
に大きい接合面積を持つ半導体整流素子も作製可能とな
る。
に比して充分な接合面積を得ることができないため、比
較的大きな電流を必要とする場合には充分対応できない
が、本実施例においては、千鳥模様に配列することによ
り、同じ面積で２倍以上の電流値を得ることができる。
従って、このような配置をとることで、少ないスペース
に大きい接合面積を持つ半導体整流素子も作製可能とな
る。
本実施例において得られる半導体整流素子は、第９図
の実線に示すように良好なＩ−Ｖ特性が得られ、且つス
イッチング速度は、第８図に示す回路を用いて、 となるよう外部回路を設定し、逆方向回復時間を測定し
たところ、〜5nsecという高速スイッチング特性を示し
た。
の実線に示すように良好なＩ−Ｖ特性が得られ、且つス
イッチング速度は、第８図に示す回路を用いて、 となるよう外部回路を設定し、逆方向回復時間を測定し
たところ、〜5nsecという高速スイッチング特性を示し
た。
［発明の効果］ 以上詳細に説明したように、本発明による半導体整流
素子によれば、Ｉ−Ｖ特性が良好で且つ逆方向回復時間
が、nsecオーダーの速度動作が可能な半導体整流素子の
実現が可能となった。
素子によれば、Ｉ−Ｖ特性が良好で且つ逆方向回復時間
が、nsecオーダーの速度動作が可能な半導体整流素子の
実現が可能となった。
第１図は、本発明の実施例１の半導体整流素子の構成を
説明するための部分断面図である。 第２図は、上記半導体整流素子の部分平面図である。 第３図は、上記半導体整流素子の結晶粒界の配置を説明
するための部分断面図である。 第４図（ａ）〜（ｅ）は、本発明の実施例の半導体整流
素子に用いる結晶基板を作成する製造工程を示す縦断面
図である。 第５図は、SiO2膜上に設けたSi3N4膜を示す斜視図であ
る。 第６図は、本発明の実施例２の半導体整流素子の構成を
示す部分平面図である。 第７図は、本発明の実施例２の半導体整流素子の配線状
態を示す部分平面図である。 第８図は、本発明の実施例の半導体整流素子の逆方向回
復時間を測定した回路を示す回路図である。 第９図は、PN接合ダイオードの電流−電圧特性を示す特
性図である。 1:SiO2膜、2:単結晶層、3:p型半導体領域、4:n+半導体
領域、5:結晶粒界、6:接合面、12:空乏端、13:BN拡散の
マスク用酸化膜。
説明するための部分断面図である。 第２図は、上記半導体整流素子の部分平面図である。 第３図は、上記半導体整流素子の結晶粒界の配置を説明
するための部分断面図である。 第４図（ａ）〜（ｅ）は、本発明の実施例の半導体整流
素子に用いる結晶基板を作成する製造工程を示す縦断面
図である。 第５図は、SiO2膜上に設けたSi3N4膜を示す斜視図であ
る。 第６図は、本発明の実施例２の半導体整流素子の構成を
示す部分平面図である。 第７図は、本発明の実施例２の半導体整流素子の配線状
態を示す部分平面図である。 第８図は、本発明の実施例の半導体整流素子の逆方向回
復時間を測定した回路を示す回路図である。 第９図は、PN接合ダイオードの電流−電圧特性を示す特
性図である。 1:SiO2膜、2:単結晶層、3:p型半導体領域、4:n+半導体
領域、5:結晶粒界、6:接合面、12:空乏端、13:BN拡散の
マスク用酸化膜。
Claims (5)
- 【請求項１】第１の導電型半導体領域と第２の導電型半
導体領域との接合を有する半導体整流素子において、 第１の導電型半導体領域の第１の単結晶粒と、 該第１の単結晶粒との間に結晶粒界を形成する、該結晶
粒界に交わらない第１の導電型半導体領域と第２の導電
型半導体領域との接合面を有する第２の単結晶粒と、 該第１の単結晶粒及び該第２の導電型半導体領域に対応
する該第２の単結晶粒の夫々に設けられた電極と、を有
し、 前記結晶粒界は、前記第１の単結晶粒と前記第２の単結
晶粒の第１の導電型半導体領域とが接して形成されてい
る半導体整流素子。 - 【請求項２】前記第１の導電型半導体領域及び前記第２
の導電型半導体領域の少なくとも一方の主表面と前記結
晶粒界とが直角に形成されている請求項１に記載の半導
体整流素子。 - 【請求項３】前記結晶粒界を格子状に設け、前記第１の
単結晶粒と前記第２の単結晶粒が千鳥模様に配置されて
いる請求項１に記載の半導体整流素子。 - 【請求項４】前記第１の単結晶粒及び前記第２の単結晶
粒は、核形成密度の小さい非核形成面と、単一核のみよ
り結晶成長するに充分小さい面積を有し、前記非核形成
面の核形成密度より大きい核形成密度を有する一定距離
を隔てて配置された複数の核形成面とが隣接して配され
た自由表面を有する基体上に設けられている請求項１に
記載の半導体整流素子。 - 【請求項５】前記結晶粒界は前記第１の導電型半導体領
域と前記第２の導電型半導体領域との接合による空乏端
から少数キャリアの拡散長までの間に設けられている請
求項１に記載の半導体整流素子。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63262930A JP2746301B2 (ja) | 1988-10-20 | 1988-10-20 | 半導体整流素子 |
| US07/422,762 US5034782A (en) | 1988-10-20 | 1989-10-17 | Semiconductor commutator with grain boundary |
| EP89310727A EP0367446B1 (en) | 1988-10-20 | 1989-10-18 | Semiconductor commutator |
| DE68928913T DE68928913T2 (de) | 1988-10-20 | 1989-10-18 | Halbleiterkommutator |
| US08/347,164 US5571747A (en) | 1988-10-20 | 1994-11-23 | Method for producing a semiconductor commutator |
| US08/471,161 US5572044A (en) | 1988-10-20 | 1995-06-06 | Monocrystalline semiconductor commutator with grain boundry |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63262930A JP2746301B2 (ja) | 1988-10-20 | 1988-10-20 | 半導体整流素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02111077A JPH02111077A (ja) | 1990-04-24 |
| JP2746301B2 true JP2746301B2 (ja) | 1998-05-06 |
Family
ID=17382562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63262930A Expired - Fee Related JP2746301B2 (ja) | 1988-10-20 | 1988-10-20 | 半導体整流素子 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US5034782A (ja) |
| EP (1) | EP0367446B1 (ja) |
| JP (1) | JP2746301B2 (ja) |
| DE (1) | DE68928913T2 (ja) |
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|---|---|---|---|---|
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| US6013565A (en) * | 1991-12-16 | 2000-01-11 | Penn State Research Foundation | High conductivity thin film material for semiconductor device |
| JPH06151859A (ja) * | 1992-09-15 | 1994-05-31 | Canon Inc | 半導体装置 |
| US6025220A (en) * | 1996-06-18 | 2000-02-15 | Micron Technology, Inc. | Method of forming a polysilicon diode and devices incorporating such diode |
| WO2000077859A1 (fr) * | 1999-06-16 | 2000-12-21 | Matsushita Electric Industrial Co., Ltd. | Dispositif a semiconducteur |
| JP4310076B2 (ja) * | 2001-05-31 | 2009-08-05 | キヤノン株式会社 | 結晶性薄膜の製造方法 |
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|---|---|---|---|---|
| US3335038A (en) * | 1964-03-30 | 1967-08-08 | Ibm | Methods of producing single crystals on polycrystalline substrates and devices using same |
| US3900943A (en) * | 1973-06-07 | 1975-08-26 | Dow Corning | Silicon semiconductor device array and method of making same |
| US4062038A (en) * | 1976-01-28 | 1977-12-06 | International Business Machines Corporation | Radiation responsive device |
| US4259683A (en) * | 1977-02-07 | 1981-03-31 | General Electric Company | High switching speed P-N junction devices with recombination means centrally located in high resistivity layer |
| US4178197A (en) * | 1979-03-05 | 1979-12-11 | International Business Machines Corporation | Formation of epitaxial tunnels utilizing oriented growth techniques |
| JPS6016466A (ja) * | 1983-07-08 | 1985-01-28 | Seiko Epson Corp | 半導体装置 |
| US4646427A (en) * | 1984-06-28 | 1987-03-03 | Motorola, Inc. | Method of electrically adjusting the zener knee of a lateral polysilicon zener diode |
| EP0178447B1 (en) * | 1984-10-09 | 1993-02-17 | Fujitsu Limited | A manufacturing method of an integrated circuit based on semiconductor-on-insulator technology |
| US4626883A (en) * | 1985-06-27 | 1986-12-02 | International Business Machines Corporation | Textured crystal picosecond photoresponsive element |
| JPH0782996B2 (ja) * | 1986-03-28 | 1995-09-06 | キヤノン株式会社 | 結晶の形成方法 |
| JPS63119218A (ja) * | 1986-11-07 | 1988-05-23 | Canon Inc | 半導体基材とその製造方法 |
| JP2695413B2 (ja) * | 1987-01-26 | 1997-12-24 | キヤノン株式会社 | 結晶基材の製造方法 |
| US4866291A (en) * | 1987-06-30 | 1989-09-12 | Canon Kabushiki Kaisha | Photosensor with charge storage unit and switch unit formed on a single-crystal semiconductor film |
| JP2746301B2 (ja) * | 1988-10-20 | 1998-05-06 | キヤノン株式会社 | 半導体整流素子 |
-
1988
- 1988-10-20 JP JP63262930A patent/JP2746301B2/ja not_active Expired - Fee Related
-
1989
- 1989-10-17 US US07/422,762 patent/US5034782A/en not_active Expired - Lifetime
- 1989-10-18 DE DE68928913T patent/DE68928913T2/de not_active Expired - Fee Related
- 1989-10-18 EP EP89310727A patent/EP0367446B1/en not_active Expired - Lifetime
-
1994
- 1994-11-23 US US08/347,164 patent/US5571747A/en not_active Expired - Fee Related
-
1995
- 1995-06-06 US US08/471,161 patent/US5572044A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE68928913T2 (de) | 1999-09-09 |
| EP0367446B1 (en) | 1999-01-20 |
| US5571747A (en) | 1996-11-05 |
| EP0367446A1 (en) | 1990-05-09 |
| DE68928913D1 (de) | 1999-03-04 |
| US5572044A (en) | 1996-11-05 |
| US5034782A (en) | 1991-07-23 |
| JPH02111077A (ja) | 1990-04-24 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |