JP2742129B2 - アドレスフィルタ装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ネットワーク間を接続するブリッジ装置等
に用いられるアドレスフィルタ装置に関するものであ
る。

［従来の技術］ パケットの中継処理は、通常、以下のように行われて
いる。

ブリッジ装置は、端末が存在する位置を記憶するエン
トリテーブルを備え、中継の際は、このエントリテーブ
ルと入来パケットの宛先アドレスとを参照して中継／廃
棄判断、すなわちアドレスフィルタ処理を行う。

すなわち、パケットの宛先端末が他方のLAN方向にあ
れば、あるいは宛先不明であれば中継し、入来した方向
にあれば廃棄する。

エントリテーブルの内容を、ダイナミックに学習する
方法が提案されており、たとえば、特開昭64−39852号
公報に記載されている技術が知られている。

この技術によれば、入来パケットを参照し、その送信
元アドレスとその端末位置をエントリテーブルに登録す
ることにより学習を行う。

また、エントリテーブルは、 学習によりテーブルが一杯になることを防ぐ。

端末位置の移動にも柔軟に対応する。

等の理由により、一定期間毎にテーブルを見直し、パ
ケットの送受が行われていない端末の登録は抹消するよ
うにする。

［発明が解決しようとする課題］ しかしながら、前記従来技術は、期間を区切り、どの
期間内に登録したかを登録内容に対応して記憶し、現期
間内と前期間内に登録したもののみを有効とし、それ以
前の期間内に登録したものは抹消することにより、パケ
ットの送受が行われていない端末の登録は抹消するよう
にすることにより、前前回の単位時間の学習内容を抹消
するため、各期間の開始時においてはエントリテーブル
のエントリ数は充分でなく、ヒット率が低下するという
問題があった。

そこで、本発明は、ヒット率が低下することなしに、
学習によりテーブルが一杯になることを防げ、かつ、端
末位置の移動にも柔軟に対応できるアドレスフィルタ装
置を提供することを目的とする。

また、併せて、アドレスフィルタ処理の処理効率を向
上できるアドレスフィルタ装置を提供することを目的と
する。

［課題を解決するための手段］ 前記目的達成のために、本発明は、エントリテーブル
に登録した、入来する情報フレームより抽出されたアド
レス情報を用いて、複数のネットワーク間のアドレスフ
ィルタ処理を行うアドレスフィルタ装置であって、 各アドレス情報登録に対応して設けたタイマと、順
次、各タイマ値を間欠的に進めるタイマ更新手段と、タ
イマ値が所定の値以上となった場合に、該タイマに対応
するアドレス情報の登録をエントリテーブルより削除す
る手段と、を有することを特徴とする第１のアドレスフ
ィルタ装置。

また、前記目的達成のために、本発明は、エントリテ
ーブルに登録した、入来する情報フレームより抽出され
たアドレス情報を用いて、複数のネットワーク間のアド
レスフィルタ処理を行うアドレスフィルタ装置であっ
て、 各アドレス情報登録に対応して設けたタイマと、順
次、各タイマ値を間欠的に進めるタイマ更新手段と、一
定周期ΔＴでタイマ更新手段を起動する起動手段と、タ
イマ値が所定の値以上となった場合に、該タイマに対応
するアドレス情報の登録をエントリテーブルより削除す
る手段と、を有することを特徴とする第２のアドレスフ
ィルタ装置を提供する。なお、本アドレスフィルタ装置
においては、確実にエントリテーブルの登録内容を更新
するために、タイマ更新手段は各タイマ値を時間間隔Δ
ｔ（但し、Δｔ≦ΔＴ÷エントリテーブルの最大登録
数）で間欠的に進めることが望ましい。

また、本発明は、アドレスフィルタ処理の処理効率向
上のため、エントリテーブルに登録した、入来する情報
フレームより抽出されたアドレス情報を検索して、複数
のネットワーク間のアドレスフィルタ処理を行うアドレ
スフィルタ装置であって、 エントリテーブルへの登録時に入来する情報フレーム
より抽出した送信元アドレスまたはエントリテーブルの
検索時に入来する情報フレームより抽出した宛先元アド
レス（ａ）の関数（fi（ａ）、ｉ＝１〜ｎ）を順次、エ
ントリテーブルのアドレスとして生成する第１のプロセ
スと、 登録時に、エントリテーブルの第１のプロセスで生成
されたアドレスへのアドレス情報の登録可否判断を行う
第２のプロセスと、 検索時に、エントリテーブルの第１のプロセスで生成
されたアドレスに登録されているアドレス情報が目的と
するものであるか否かを判断する第３のプロセスと、 望ましくは、第１のプロセスと、第２のプロセスまた
は第３のプロセスとをパイプライン動作する手段と、 を有することを特徴とする第３のアドレスフィルタ装
置を提供する。なお、本アドレスフィルタ装置において
は、検索時に、前記第２のプロセスが、前記エントリテ
ーブルのアドレスfi（ａ）に登録されたアドレス情報が
目的とするものであると判断した場合に検索を終了し、 目的とするものでないと判断した場合に、さらに、第
１のプロセスが生成するエントリテーブルのアドレスfi
＋１（ａ）の検索を続けるようにするのが望ましい。

また、本発明は、アドレスフィルタ処理の処理効率向
上のため、エントリテーブルに登録した、入来する情報
フレームより抽出されたアドレス情報を検索して、支線
LANとＮ本（Ｎ≧１）の論理伝送路あるいは物理伝送路
からなる基幹ネットワーク間のアドレスフィルタ処理を
行うアドレスフィルタ装置であって、 支線LANから入来するアドレス情報のエントリテーブ
ルへの登録と、基幹ネットワークのＮ本の伝送路から入
来するアドレス情報のエントリテーブルへの登録と、エ
ントリテーブルのアドレス情報の検索との優先順位を判
定する優先順位判定手段と、判定した結果に従い処理を
実行する実行手段とを有することを特徴とする第４のア
ドレスフィルタ装置を提供する。なお、本第４のアドレ
スフィルタ装置において、前記優先順位は、エントリテ
ーブルのアドレス情報の検索、前記支線LANから入来す
るアドレス情報のエントリテーブルへの登録、前記基幹
ネットワークから入来するアドレス情報のエントリテー
ブルへの登録、の順位であることが望ましい。また、前
記基幹ネットワークから入来するアドレス情報を一旦蓄
積する蓄積手段を備え、前記実行手段は蓄積手段に蓄積
したアドレス情報を他の処理を行わない期間にエントリ
テーブルに登録するようにするのも望ましい。

また、前記目的達成のために、本発明は、エントリテ
ーブルに登録した、入来する情報フレームより抽出され
たアドレス情報を検索して、支線LANとＮ本（Ｎ≧１）
の論理伝送路あるいは物理伝送路からなる基幹ネットワ
ーク間のアドレスフィルタ処理を行うアドレスフィルタ
装置であって、 支線LANから入来するアドレス情報のエントリテーブ
ルへの登録と、基幹ネットワークのＮ本の伝送路から入
来するアドレス情報のエントリテーブルへの登録と、エ
ントリテーブルのアドレス情報の検索との実行の優先順
位を判定する優先順位判定手段と、 エントリテーブルへの登録時に入来する情報フレーム
より抽出した送信元アドレスまたはエントリテーブルの
検索時に入来する情報フレームより抽出した宛先元アド
レス（ａ）の関数（fi（ａ）、ｉ＝１〜ｎ）を順次、エ
ントリテーブルのアドレスとして生成するアドレス生成
手段と、 登録時に、エントリテーブルのアドレス生成手段が順
次生成したアドレスの中から登録アドレスを決定する登
録アドレス候補決定手段と、 検索時に、エントリテーブルのアドレス生成手段で生
成されたアドレスより目的とするアドレス情報を検索す
る検索手段と、 アドレス生成手段によるｉ番目のアドレスの生成処理
と、検索手段によるｉ−１番目の検索処理または登録ア
ドレス候補判定手段によるｉ−１番目の判定処理とを並
行動作する手段と、を有することを特徴とする第５のア
ドレスフィルタ装置を提供する。

また、併せて、本発明は、複数のネットワークを接続
する中継装置であって、 前記第１、２、３、４または５のアドレスフィルタ装
置と、該アドレスフィルタ装置によるアドレスフィルタ
処理の結果、他のネットワークに中継する情報フレーム
について、中継するネットワークのデータ形式への変換
処理を行うデータ形式変換手段と、を有することを特徴
とする中継装置を提供する。また、本発明は、支線LAN
とＮ本（Ｎ≧１）の論理伝送路あるいは物理伝送路から
なる基幹ネットワークを接続する第１、２もしくは３ア
ドレスフィルタ装置、または、第４もしくは５のアドレ
スフィルタ装置と、該アドレスフィルタ装置によるアド
レスフィルタ処理の結果、基幹ネットワークより支線LA
Nに中継する情報フレームについて支線LANのデータ形式
への変換処理を行うリアセンブル手段と、アドレスフィ
ルタ処理の結果、支線LANより基幹ネットワークに中継
する情報フレームについて基幹ネットワークのデータ形
式への変換処理を行うセグメンティング手段とを備えた
中継装置と、 支線LANとのインターフェースを司る支線LAN制御部
と、 を有することを特徴とするブリッジ装置を提供する。

なお、本ブリッジ装置においては、支線LAN上の情報
フレームと、基幹ネットワーク上の自ブリッジ装置宛の
情報フレームと、基幹ネットワーク上の少なくとも自ブ
リッジ装置が基幹ネットワークに中継した情報フレーム
以外の他ブリッジ装置宛の情報フレームとよりアドレス
情報を抽出してエントリテーブルに登録する前記アドレ
スフィルタ装置を備え、 基幹ネットワークより受信した情報フレームについて
はアドレスフィルタ処理を施さずに全て支線LANへ中継
することが望ましい。

［作 用］ 本発明に係る第１のアドレスフィルタ装置によれば、
各アドレス情報登録に対応してタイマを設け、タイマ更
新手段は、順次、各タイマ値を間欠的に進める。そし
て、タイマ値が所定の値以上となった場合に、該タイマ
に対応するアドレス情報の登録をエントリテーブルより
削除することにより、ヒット率を低下することなしに、
学習によりテーブルが一杯になることを防ぐことができ
る。

また、本発明に係る第２のアドレスフィルタ装置によ
れば、各アドレス情報登録に対応してタイマを設け、タ
イマ更新手段は、起動手段により一定周期ΔＴで起動さ
れると、登録されているアドレス情報に対応する各タイ
マについて終了するまで、各タイマの値を、順次、間欠
的に進めるそして、タイマ値が所定の値以上となった場
合に、該タイマに対応するアドレス情報の登録をエント
リテーブルより削除することによりヒット率を低下する
ことなしに、学習によりテーブルが一杯になることを防
ぐことができる。

また、本発明に係る第３のアドレスフィルタ装置によ
れば、第１のプロセスは、エントリテーブルへの登録時
に入来する情報フレームより抽出した送信元アドレスま
たはエントリテーブルの検索時に入来する情報フレーム
より抽出した宛先元アドレス（ａ）の関数（fi（ａ）、
ｉ＝１〜ｎ）を順次、エントリテーブルのアドレスとし
て生成する。また、第２のプロセスは、登録時に、エン
トリテーブルの第１のプロセスで生成されたアドレスへ
のアドレス情報の登録可否判断を行う。また、第３のプ
ロセスは、検索時に、エントリテーブルの第１のプロセ
スで生成されたアドレスに登録されているアドレス情報
が目的とするものであるか否かを判断する。これによ
り、エントリテーブルの使用効率を向上できる。また、
さらに、第１のプロセスと、第２のプロセスまたは第３
のプロセスとをパイプライン動作することによりアドレ
スフィルタ処理の効率を向上できる。

また、本発明に係る第４のアドレスフィルタ装置によ
れば、優先順位判定手段は、支線LANから入来するアド
レス情報のエントリテーブルへの登録と、基幹ネットワ
ークのＮ本の伝送路から入来するアドレス情報のエント
リテーブルへの登録と、エントリテーブルのアドレス情
報の検索との２以上の処理が競合した場合に、優先順位
を判定する。一方実行手段は、その結果の基づき、その
処理を実行する。これによりアドレスフィルタ処理を円
滑に行うことができひては処理の効率を向上することが
できる。なお、前記基幹ネットワークから入来するアド
レス情報を一旦蓄積する蓄積手段を備えた場合は、前記
実行手段は蓄積手段に蓄積したアドレス情報を他の処理
を行わない期間にエントリテーブルに登録する。これに
より実際のアドレスフィルタ処理のスループット性能を
確保できる。

また、本発明に係る第５のアドレスフィルタ装置によ
れば、優先順位判定手段は支線LANから入来するアドレ
ス情報のエントリテーブルへの登録と、基幹ネットワー
クのＮ本の伝送路から入来するアドレス情報のエントリ
テーブルへの登録と、エントリテーブルのアドレス情報
の検索との実行の優先順位を判定することにより処理を
円滑に運用すると共に処理の効率を向上し、 アドレス生成手段がエントリテーブルへの登録時に入
来する情報フレームより抽出した送信元アドレスまたは
エントリテーブルの検索時に入来する情報フレームより
抽出した宛先元アドレス（ａ）の関数（fi（ａ）、ａ＝
１〜ｎ）を順次、エントリテーブルのアドレスとして生
成し、登録アドレス候補決定手段が、登録時に、エント
リテーブルのアドレス生成手段が順次生成したアドレス
の中から登録アドレスを決定し、検索手段が検索時に、
エントリテーブルのアドレス生成手段で生成されたアド
レスより目的とするアドレス情報を検索することにより
エントリテーブルの使用効率を向上し、さらに、アドレ
ス生成手段によるｉ番目のアドレスの生成処理と、検索
手段によるｉ−１番目の検索処理または登録アドレス候
補判定手段によるｉ−１番目の判定処理とを並行動作す
ることにより処理効率を向上する。

また、本発明に係る中継装置によれば、アドレスフィ
ルタ装置はアドレスフィルタ処理を行い、そのアドレス
フィルタ処理の結果、他のネットワークに中継する情報
フレームについて、データ形式変換手段が中継するネッ
トワークのデータ形式への変換処理を行う。

また、本発明に係るブリッジ装置によれば、アドレス
フィルタ装置はアドレスフィルタ処理を行う。そして、
中継装置において、該アドレスフィルタ装置によるアド
レスフィルタ処理の結果、基幹ネットワークより支線LA
Nに中継する情報フレームについて、リアセンブル手段
は支線LANのデータ形式への変換処理を行う。また、ア
ドレスフィルタ処理の結果、支線LANより基幹ネットワ
ークに中継する情報フレームについて、セグメンティン
グ手段は基幹ネットワークのデータ形式への変換処理を
行う。一方、LAN制御部は支線LANとのインタフェースを
司り、支線LANとの情報フレームの送受を可能とする。

なお、本ブリッジ装置において、支線LAN上の情報フ
レームと、基幹ネットワーク上の自ブリッジ装置宛の情
報フレームと、基幹ネットワーク上の少なくとも自ブリ
ッジ装置が基幹ネットワークに中継した情報フレーム以
外の他ブリッジ装置宛の情報フレームとよりアドレス情
報を抽出してエントリテーブルに登録する前記アドレス
フィルタ装置を備えた場合は、基幹ネットワークより受
信した情報フレームについてはアドレスフィルタ処理を
施さずに全て支線LANへ中継することが望ましい。

［実施例］ 以下、本発明に係るブリッジ装置の一実施例について
説明する。

まず、本実施例に係るブリッジ装置を用いたネットワ
ークシステムについて説明する。

第２図に、このネットワークシステムの構成を示す。

図中、１〜３は高速基幹LAN4（600Mbps〜2.4Gbps、15
0Mbps×４〜16多重）に接続されるノード、５〜８は、
たとえば802系LANを収容するFDDIである。ノード１はブ
リッジ装置11〜14をポートとして、最大４ポートまで収
容する。

ブリッジ装置については、たとえばブリッジ装置11は
FDDI5と高速基幹LAN4とを接続する。

また、FDDI5は、802系LAN51および52を接続する。す
なわち、本実施例に係るネットワークシステムは３階層
のLANより構成される。この場合、ブリッジ装置11にと
っては、802系LAN51、52とFDDI5全体が支線LANとして把
握される。また、ブリッジ装置11に、また、802系LAN等
が直接、接続された場合はその接続されたLANが支線LAN
として把握される。

ブリッジ装置11〜14は、FDDIから受信するフレームを
廃棄または中継径路を決定し、中継するフレームについ
ては高速基幹LAN4のデータ形式に変換し（セグメンティ
ング処理）送出し、また、高速基幹LAN4から受信するデ
ータを元のFDDIフレームのデータ形式に再変換し（リア
センブル処理）送出する（以下、ルーティング処理とい
う）ものである。

以下、高速基幹LAN4とFDDI5とを接続するブリッジ装
置11を例にとり、ルーティング処理の概要について説明
する。

高速基幹LAN4は、マルチメディア伝送に対応する広帯
域ISDNの伝送モードを取り入れた固定長セル方式を採用
し、セルを情報の量に応じて必要数だけ使う統計多重を
採用することによって、低速から高速までの情報の多元
多重を実現している。

第３図に、高速基幹LAN4を経由するFDDI5からFDDI8へ
のフレームの流れを示す。

ブリッジ装置11、21は、エントリテーブル1114、2114
にFDDIノードが存在する位置を記憶し（学習）、これを
参照してルーティングを行う。

エントリテーブル1114、2114は、FDDIノードが存在す
る方向を、高速基幹LAN4のブリッジ装置番号を用いて表
す。本例においては、ブリッジ装置11、21には、それぞ
れブリッジ装置番号Ａ、Ｂを割り当てる。

これにより、エントリテーブル11のエントリを、FDDI
MACアドレスと、ブリッジ装置番号との組から構成す
る。

ブリッジ装置11は、FDDI5から受信したフレームを、
高速基幹LAN4の転送データ形式であるセルに変換する
（セグメンティング処理）。

すなわち、ブリッジ装置11は、受信フレームを固定長
セル単位に分解し、送信元ブリッジ装置番号、宛先ブリ
ッジ装置番号等からなるヘッダを付加して高速基幹LAN4
に送信する。

宛先ブリッジ装置21（Ｂ）は宛先FDDIノード81（ｂ）
配下としているブリッジ装置である。これは、宛先FDDI
MACアドレスをキーとしてエントリテーブル1114を参照
することにより得られる。

一方、受信ブリッジ装置21は、自宛に送られたセルを
受信し、セルをフレームに再組立てし（リアセンブル処
理）配下のFDDI8に中継する。

また、前記ルーティング情報（FDDI MACアドレスとブ
リッジ装置番号）の学習は次のように行う。

送り手のブリッジ装置11は、FDDI5から受信したフレ
ームの送信元アドレス（ａ）と自ブリッジ装置番号
（Ａ）との組をエントリテーブル1114に登録する。

受け手のブリッジ装置21は、高速基幹LAN4から受信し
たセルから、送信元アドレス（ａ）と送信元ブリッジ装
置番号（Ａ）との組をエントリテーブル2114に登録す
る。

エントリテーブル1114、2114のエントリは、本実施例
においては、IEEE802.1の規定に従って、エイジングタ
イマによって消去するようにする（レンジ:10〜10⁶se
c）。

次に、ブリッジ装置の詳細と、前記ルーティング処理
の詳細について説明する。

第４図に、ブリッジ装置11の構成を示す。

図中、10は高速基幹LANループアクセス部でありノー
ドに属する。11はブリッジ装置、111は中継制御部、112
はFDDI制御部である。1111はFDDI制御部112がFDDIリン
グから受信したフレームをセルに分解し、ループアクセ
ス部10から高速基幹LAN4に転送するセグメンティング制
御部、1112はループアクセス部10から受信したセルをフ
レームに組立て、FDDI制御部112に転送するリアセンブ
ル制御部、1118はステーション位置の学習、および中継
フレームのフィルタリングを行うルーティング制御部、
1114はエントリテーブルである。

ブリッジ装置における中継は、先に第３図に示したよ
うに、FDDIと高速基幹LAN4間のデータ形式の変換を行
う。

まず、このFDDIフレームをセルに分解するセグメンテ
ィング処理、セルを元のフレームに再組立てを行うリア
センブル処理について説明する。

セグメンティング制御部1111は、FDDI制御部112の受
信バッファ1121に蓄えられている受信FDDIフレームをセ
ルに分解し（第５図（１））、ループアクセス部10へ渡
す。

セグメンティング処理では、１セル単位に宛先VCI（V
irtial Channel Identifier;バーチャルチャネル識別番
号）、送信元VCI（自VCI）を含むセルヘッダを付加し、
第６図に示すセルを構成する。VCIとは前述したブリッ
ジ装置番号を表し、ノードアドレスとポート（ブリッジ
装置）アドレスとから構成する。宛先端末が収容される
宛先VCIは、エントリテーブル1114から得る。

一方、リアセンブル処理では、リアセンブル制御部11
12は、送信元ブリッジ装置でセル単位に分解されたフレ
ームを受信ブリッジ装置が元に再組立てを行う（第５図
（２））。リアセンブルが終了したフレームは、FDDI制
御部112の送信バッファ1125に転送される。

次に、中継／廃棄の判断および宛先端末を収容するブ
リッジ装置宛にセルを送る処理であるフィルタリング処
理について説明する。

セグメンティング制御部1111が、接続するFDDI上のフ
レームを傍受し、その宛先MACアドレス（DA）をキーと
して、ルーティング制御部1113の制御下でエントリテー
ブル1114を検索し、それを収容するVCI（宛先VCI）を得
る。

そして、その結果から、次のように中継／廃棄を判断
する。

宛先VCI＝自VCIであれば、当該DAは自ブリッジ装置配
下にあるので高速LANには中継ぜず廃棄する。

宛先VCI≠自VCIであれば、当該DAは他ブリッジ装置配
下にあるので、高速LAN上の当該ブリッジ装置宛に中継
する。

VCIが見つからない場合は、高速LAN上の全ブリッジ装
置宛の同報中継を行うことによって、全てのFDDIに中継
フレームを通す。したがい、このフレームは他の全ての
ブリッジ装置により該ブリッジ装置が接続するFDDIに中
継されるので、結果、目的とする宛先ノードに到達する
ことができる。

また、本実施例に係るブリッジ装置は下り方向のフィ
ルタリングを行わない。すなわち、送信元ブリッジ装置
が同報中継または宛先VCIにより指定して送信したセル
を受信したブリッジ装置は、受信した全てのセルにリア
センブル処理を施し接続するFDDIに中継する。

なぜならば、セルの送り手のブリッジ装置が宛先ノー
ドの位置を判断し、その方向にある受け手のブリッジ装
置を指定して送るので、受け手のブリッジ装置の配下に
宛先ノードが存在することは明らかである。また、ブリ
ッジ装置はただ一つのFDDIを接続するので、宛先ノード
がこのFDDIに存在することも明らかである。

また、後述するように、本実施例に係るブリッジ装置
は他ブリッジ装置宛の全てのセルからも学習するため、
セルの送り手のブリッジ装置が同報中継したセルのDA
は、他のブリッジ装置も学習していないため、受け手の
ブリッジ装置がフィルタリングを行った場合行わなかっ
た場合とでは何ら異ならないからである。

次に、端末位置の情報を記憶する処理である学習につ
いて説明する。本実施例に係るブリッジ装置はFDDI受信
フレームからと、高速基幹LAN4から受信したセルから
の、２方向からの学習を行う。

上り方向からの学習は、セグメンティング制御部がセ
グメンティングを行う際、フレームの前部に位置する送
信元MACアドレス（SA）と自VCIとの組を、ルーティング
制御部1113の制御下でエントリテーブル1114に登録する
ことにより行う。これにより、自ブリッジ装置配下の端
末位置を学習する。この学習の径路を第４図のａのパス
で示す。

下り方向からの学習は、自宛セルからの学習と、他宛
の全てのセルからの学習を可能にした。この径路を受信
パス（第４図ｂ）および共通学習パス（第４図ｃ）のパ
スで示す。

自ブリッジ装置宛受信セルからの学習は、送信ブリッ
ジ装置がフレームをセグメンティングした一連のセルの
うち、SAが含まれているのは先頭のセル（ファーストセ
ル）であるので、受信ブリッジ装置による学習は、この
ファーストセルを対象とする。リアセンブル制御部1112
が、ファーストセルの情報部内のSAと、セルヘッダ部の
送信元VCIとの組をルーティング制御部1113の制御下で
エントリテーブル1114に登録することにより行う。

共通学習パス（第４図ｃのパス）からの学習は、学習
効率を向上する目的で、自ブリッジ装置宛以外のセルか
らの学習も可能にしたものである。

高速基幹LAN4の伝送路は、150Mbpsの論理ハイウェイ
Ｎ本（Ｎ＝４〜16）からなるが、ループアクセス部10が
この全ハイウェイを束ねて、学習情報が含まれるセル
（ファーストセル）を自ノードに実装される全ブリッジ
装置（４ポートまで実装可能）に送る。各ブリッジ装置
11〜14はこれを受けて、自ブリッジ装置宛受信セルから
の学習と同様にエントリテーブルに登録することにより
学習する。

次に、エントリテーブル1114の詳細について説明す
る。

エントリテーブル1114の構成を第７図に示す。

図示するように、エントリの登録は、MACアドレス48
ビットと、VCI12ビットを書き込み、使用／未使用表示
を使用表示とすることで行う。

エントリ書き込み位置は、ランダムマッピング性の強
いハッシュ関数を用い、MACアドレスをキーとして生成
する。

また、エントリは、エイジングタイマのタイムアウト
によって削除する。削除は、使用表示を未使用表示に変
更することで行う。

また、特に、ブリッジ装置プロセッサ1115が登録／削
除し、エイジングタイマでは削除されないスタティック
エントリを設けた。

これは、たとえば、あらかじめブリッジ装置1115がエ
ントリテーブル1115に自局FDDIMACアドレスをスタティ
ックエントリとして登録しておくため、すなわち、自ブ
リッジ装置もFDDIMACアドレスを持っているが、通常FDD
Iリングに対して送信する自局送信フレームの送信元ア
ドレスからは学習することができない場合等に用いるも
のである。

ハッシュ関数によるエントリ位置を決定する理由は以
下である。

すなわち、MACアドレス48ビット分のエントリを固定
的に割当てるとすればエントリテーブルに2⁴⁸相当の容
量が必要となり物量的に実現が困難である。

したがって、MACアドレス48ビットで決まるエントリ
位置を、例えば16ビット（64キロエントリ）程度に圧縮
することが必要となる。異なるMACアドレス同士が同一
のエントリにぶつかる確率を少なくするためには、16ビ
ットの広さに均等に散らばるランダム性の強い関数が有
効となる。

ここで、ハッシュ関数を用いた場合、エントリ使用率
がρのとき新たに１つのエントリを登録するとすれば、
既登録エントリとぶつかる確率はρである。ｎ−１回ぶ
つかりｎ回目で登録できる確率はρ^n-1×（１−ρ）と
なる。例えばρ＝50％のとき、10回までに登録できる確
率は99.9％となる。

高速な検索／登録を可能とするため、ハッシュ関数は
ハードウェアで実現する。

第８図にこのハードウェアの構成を示す。

図示するように、ハッシュ関数は単純なFX−OR、加
算、ローテーション回路のみで簡単に作れる関数とす
る。

ハッシュ生成によるエントリ登録位置は、当該MACア
ドレスをキーとしてｎ回（例えば10回）までハッシング
を行い、以下の判断方法により候補を決定する。

未使用エントリが見つかれば、そのエントリに登録で
きる。

当該MACアドレスによる既登録エントリが見つかれ
ば、そのエントリに登録できる。

ｎ回までハッシングを行ったがあるいはの候補が
見つからない場合は、新しいエントリを優先して登録す
る。したがって、タイマ値の最も古いエントリに上書き
をする。

一方検索は、当該MACアドレスをキーとして同じハッ
シュ関数を使用して当該MACアドレスを検索する。

次に、前記エントリテーブル1114へのエントリの登録
処理、およびエントリテーブル1114からのエントリの検
索処理を実現するルーティング制御部について説明す
る。

第１図にルーティング制御部1113の構成を示す。

第１図において、11131〜11134はそれぞれ、セグメン
ティング制御部1114、ブリッジプロセッサ1115、リアセ
ンブル制御部1112、共通学習パスｃとのインタフェース
を行う、各インタフェース回路、11135はエイジングタ
イマ回路、11136は状態管理および状態に従ってエント
リテーブルのアクセス制御を行う状態管理回路、11137
は48ビットMACアドレスからハッシュ列を生成し、エン
トリテーブル1114内のエントリの位置を得るハッシュサ
ブ回路、11138はフィルタリング機能を実現する検索回
路、11139は学習機能を実現する登録回路である。

ルーティング制御部へは、エイジングタイマ値更新処
理、セグメンティング検索処理、セグメンティング登録
処理、受信パス登録処理、共通学習パス登録処理等の、
フィルタリングおよび学習の処理が集中する。

したがって、次の優先順位にしたがって実行する。

中継処理性能をあげるため、上り方向のフィルタリン
グを最優先する。

宛先不明による同報の中で全く無用なトラフィック
は、自ブリッジ装置配下の端末同志の通信であるので、
これを回避するために、前記自ブリッジ装置配下にある
受信FDDIフレームからの学習は、他の学習よりも優先順
位を高くする。

学習パス、共通学習パスからの学習の優先度は低く
し、処理に空きが生ずるまでそれぞれFIFO111331、1113
41に登録データを一時待たせる。なお、フィルタリング
および学習頻度は１フレーム当りに１度であり、これを
セル換算で表すと平均８セルに１度となり、の処理
を優先しても空き時間が生ずる。従って、本処理はこの
空時間で行うことができる。各エントリに対応して設け
たエイジングタイマ値の更新は、他処理を長時間に渡っ
て妨げないようにするため、間欠的に１エントリ毎に更
新していく。したがって、エイジングタイマ値更新のイ
ンターバルは長時間となり、かつその処理に要する時間
は短時間であるので、優先順位を最も高くする。

ここで、このルーティング制御部1113の状態遷移を第
９図に示す。

図示するように、ルーティング制御部は、 エイジングタイマ値更新処理。

検索処理。

登録処理。

の３つの処理機能を持つが、状態管理回路11136が、同
時に起こり得る各他制御部とのインタフェース回路1113
1〜1134またはエイジングタイマ回路1135からの要求よ
り優先順位を判定し、ルーティング制御部の状態を管
理、制御しながらエントリテーブル1114をアクセスし、
上記機能を実現する。

なお、エントリテーブル1114への検索／登録時のアク
セスアドレスはMACアドレスをキーとしてハッシュ回路1
137により生成され、メモリリードは８バイト単位、メ
モリライトは４バイト単位で行う。

ここで、ハッシュサブ回路11137の動作について説明
する。

一例として、セグメンティング制御部114からの検索
／登録要求があった場合のハッシュ回路11137の動作を
説明する。

第10図に検索／登録処理時のタイミングを示す。

図中、（ａ）第一ハッシュ関数h1生成、（ｂ）再ハッ
シュ関数h2〜hn生成、および（ｃ）メモリアクセス動作
は、図示するようにパイプライン処理により行う。

すなわち、hiのメモリアクセス／一致判断と、次のハ
ッシュ列hi＋１の生成は並列に行う。また、h2生成が開
始すれば次の要求のh1生成を開始する。

第11図にハッシュ回路の状態遷移図を示す。

まず、h1生成から説明する。

要求待ち状態において、インタフェース回路11131〜1
1134のいずれかから検索あるいは登録要求があれば、状
態管理回路11136の優先順位判定結果に基づいて、当該
インタフェース回路からMACアドレスを取り込み、これ
をキーとしてh1を生成する。

状態管理回路11136から指示される次の要求のh1生成
は、今の処理におけるh2生成を開始するまでウェイトす
る。

h2〜hn生成を次に説明する。

h1生成が完了すればh1を元にh2を生成し、順次h3以上
を生成する。一方、hi生成の間は、並行してhi−１のエ
ントリをアクセスする。

hi生成処理は、以下の条件で終了する。

すなわち、 検索の場合は、検索回路11138が所望のMACアドレスを
見つけた時、あるいは最大ハッシュhn（10回）まで達し
た時。

登録の場合は、登録回路11139が候補決定のアルゴリ
ズムに従って登録エントリ候補を決定したとき。候補決
定には、最大ハッシュhnまでサーチする。

検索回路11138による検索、あるいは登録回路11139に
よる登録が終了すると、ハッシュサブ回路1137は、もし
次のh1生成が完了しているならば、次のh2生成を開始す
る。

次に、以上のハッシュサブ回路1137の発生するアクセ
スアドレスを用いた検索処理、登録処理について説明す
る。

まず、検索処理について説明する。

検索処理は検索回路11138が行うが、検索処理にはセ
グメンティング処理の際のセグメンティング制御部1114
からの要求、およびブリッジプロセッサ1115からの要求
がある。

第12図に検索回路11138における検索処理の状態遷移
図を示す。

まず、アイドル状態で状態管理回路11136から検索要
求があれば、該当インタフェース回路（11131、11132）
から送信元MACアドレス（SA）も取り込み、ハッシュ回
路11137によるh1生成を持ち、h1が生成されればエント
リテーブル1114よりh1から順次h2以上のエントリ（上位
８バイト）をリードして行く。エントリの上位８バイト
にはMACアドレスが含まれているので、これと、キーと
なるMACアドレスとの一致判断を行う。一致したところ
でハッシュ生成、メモリリードを止め、エントリの残り
下位８バイトをリードし、当該ユニットにエントリを報
告し、更に上位４バイト内のエイジングタイマ値をリセ
ットする。

また、最大ハッシュ回数ｎまでにエントリが見つから
ない場合は、ノーエントリを通知する。この場合は、セ
グメンティング処理は宛先不明による同報中継となる。

次に登録回路について説明する。

登録処理は登録回路11139が行う。登録処理には、前
述したように、以下の方向からの要求がある。

セグメンティング制御部からの登録（上り方向の学
習）。

受信パスからの登録（下り方向の負ポート受信セルか
らの学習）。

共通学習パスからの登録（下り方向の全ハイウェイか
らの学習）。

第13図に、登録回路1139における登録処理の状態遷移
図を示す。

まず、アイドル状態で状態管理回路11136から登録要
求があれば、該当インタフェース回路から宛先MACアド
レス（DA）を取り込み、ハッシュ回路11137によるh1生
成を待ち、h1が生成されれば、h1から順次h2以上のエン
トリ（上位８バイト）をリードして行く。エントリ上位
８バイトには候補決定に用いる情報、即ち、使用／未使
用表示、ダイナミック／スタティック表示、エイジング
タイマ値が含まれており、前述した候補決定アルゴリズ
ムに従って候補を決定する。最大ハッシュ回数ｎまで達
すれば、メモリリードを止め、候補エントリ位置へ16バ
イトの登録データを４回に分けて、４バイトずつ書き込
み、処理を終了する。

次に、登録エントリの削除に用いるエイジングタイマ
のタイマ値更新処理について説明する。

なお、本実施例においてはエイジングタイマ値の分解
能に柔軟性を持たせるために、ブリッジプロセッサ1115
からのタイマ動作許可およびタイマ値単位時間ΔＴ（分
解能）の設定を可能にしている。また、全エントリに渡
るエイジングタイマ値の更新処理が、他処理を妨げない
ように間欠的に行うようにする。

第14図にエイジングタイマ値更新のタイミングを示
す。

タイマ回路はΔＴ（分解能）時間以内に全エントリＭ
個（例えばり128Kエントリ）のタイマ値を更新する。タ
イマ値の分解能は例えば最小１秒であれば、全エントリ
を更新するためには、エントリ間の更新時間間隔Δｔ
は、 Δｔ＝１秒÷128K＝7.8μｓ にする。即ち、7.6μｓ以下の時間間隔毎にエントリを
順次更新していけば、タイマ値の分解能時間（ΔＴ）内
に全エントリを更新できる。時間内に全エントリ更新を
完了すれば、次のΔＴのタイムアウトまで持つ。

エイジングタイマ値更新処理の状態遷移図を第15図に
示す。

図示するように、Δｔ毎に、順次実行中の他の処理の
終了を待ち、以下のように更新する。

エントリ上位８バイトをリードし、使用／未未使用表
示、ダイナミック／スタティック表示から、使用中かつ
ダイナミックであれば該エントリに対応するタイマ値を
インクリメントし、元に書き戻す（上位４バイトライ
ト）。

また、タイマ値がタイムアウトすれば、対応するエン
トリの使用／未使用表示を未使用に書き改める（上位４
バイトライト）ことによりエントリを削除する。

なお、本実施例においては、ブリッジプロセッサ1115
は直接エントリテーブルにアクセスできる構成となって
おり、以下の処理等を行うことができる。

メモリライト／リードテスト ブリッジプロセッサ1115は実アドレスを発行し、直接
エントリテーブルの書き読みをすることによりエントリ
テーブルのメモリチェックを行う。

有効エントリサーチ ブリッジプロセッサ1115は実アドレスを発行し、直接
エントリテーブルのエントリを読み、有効／無効を判断
する。すなわち使用中のエントリか否かを判断する。メ
モリアドレスを順次進めながら、これを繰り返すことに
より、有効エントリをサーチする。

そして、たとえば、学習した端末位置の情報を外部記
憶装置にコピーしたい場合や、他のブリッジ装置にコピ
ーしたい場合等に、ブリッジプロセッサはサーチした有
効エントリを読み出しコピーする。

エントリ更新 MACアドレスをキーとしてエントリを登録する。前述
した登録処理と同じである。

以上、第１の実施例によれば、以下の効果がある。

フレーム単位に伝送するFDDIと、固定長セル単位に伝
送する高速基幹LANとを接続するブリッジ装置で、フレ
ームのフィルタリングおよびルーティング情報の学習が
できる。

エントリテーブルへの検索／登録にハードウェアによ
るハッシュアルゴリズムを用い、フィルタリング／学習
が高速に行うことができる。

エントリテーブルのエントリの削除を、各エントリに
対応して備えたエイジングタイマにより間欠的に順次行
うので、ヒット率を低下することなしに、学習によりテ
ーブルが一杯になることを防ぐことができる。

また、エイジングタイマ値更新を間欠的にエントリ位
置を進めつつ行うので、エスジングタイマ処理が検索／
登録処理性能に影響を及ぼすこともない。

以下、本発明の第２の実施例に係るブリッジ装置につ
いて説明する。

第16図に本実施例に係るブリッジ装置を用いたネット
ワークシステムの構成を示す。

図示するように、本実施例に係るブリッジ装置は複数
のFDDIを接続するものである。第16図中においては、説
明の簡略化のため、２つのFDDIを接続するものとして示
している。

本第２実施例に係るブリッジ装置におけるルーティン
グは、MACアドレスが存在する位置を各々のFDDIを接続
するポート番号として表す。

例えばポートＡ、ポートＢとして表す。本例では２つ
のFDDIを接続するものとしたのでポートは２つである。

アドレスフィルタリングは、エントリテーブル9114か
ら宛先アドレスをキーとしてポート番号を検索し、送出
ポート番号の決定または廃棄判断を行うことで可能とな
る。また学習は、送信元アドレスと入来ポート番号との
組をエントリテーブル9114に登録することで行う。

第17図にエントリテーブル9114の構成を示す。

送信元MACアドレスの方向をFDDIポート番号として示
し、これ以外は前述の第１実施例と同様である。

第18図にブリッジ装置の構成を示す。

第18図において、91はFDDI間を接続するブリッジ装
置、911は中断制御部である。

912A〜912DそれぞれFDDI A〜Ｄに対応するFDDI制御部
である（ポートＡ〜Ｄ）。

9113はステーション位置の学習、および中継フレーム
のフィルタリングを行うルーティング制御部、9114はエ
ントリテーブルである。

フィルタリング／学習処理は次のように行う。

例えばFDDI Aからフレームを受信した場合、ブリッジ
プロセッサ9115が送／受信バッファ912A5に格納された
受信フレームのDA、SAを抜き取り、ルーティング制御部
9113へ送る。

フィルタリングはルーティング制御部9113の制御下で
DAよりエントリテーブル9114を検索し、宛先端末が存在
するポートの番号を得る。そして、その結果から、次の
ように中継／廃棄を判断する。

宛先ポート番号＝入来ポート番号であれば廃棄する。

宛先ポート番号≠入来ポート番号であれば、当該ポー
トに中継する。即ち受信フレームを当該ポートの送受信
バッファにコピーを行い送信する。

宛先ポート番号が見つからない場合は、全ポートに中
継する。

学習は、SAと入来ポート番号との組を、ルーティング
制御部9113の制御下でエントリテーブル1114に登録する
ことにより行う。

ルーティング制御部9113の動作は、前述の第１実施例
と同様であるので説明を省略する。

以上、本第２の実施例によれば、 エントリテーブルへの検索／登録にハードウェアによ
るハッシュアルゴリズムを用い、フィルタリング／学習
が高速に行うことができる。

エントリテーブルのエントリの削除を、各エントリに
対応して備えたエイジングタイマにより間欠的に順次行
うので、ヒット率を低下することなしに、学習によりテ
ーブルが一杯になることを防ぐことができる。

また、エイジングタイマ値更新を間欠的にエントリ位
置を進めつつ行うので、エスジングタイマ処理が検索／
登録処理性能に影響を及ぼすこともない。

［発明の効果］ 以上のように、本発明によれば、ヒット率を低下する
ことなしに学習によりテーブルが一杯になることを防
げ、かつ、端末位置の移動にも柔軟に対応できるブリッ
ジ装置を提供することができる。また、アドレスフィル
タ処理の処理効率を向上できるアドレスフィルタ装置を
提供することができる。

【図面の簡単な説明】

第１図は、本発明の第１の実施例に係るルーティング制
御装置の構成を示すブロック図、第２図はネットワーク
システムの構成を示すシステム構成図、第３図はフレー
ム中継の概要を示す説明図、第４図はブリッジ装置の構
成を示すブロック図、第５図はセグメンティング、リア
センブル処理も概要を示す説明図、第６図はセルの構成
を示す説明図、第７図はエントリテーブルの構成を示す
説明図、第８図はハッシュ回路の回路図、第９図はルー
ティング制御部の動作を示す状態遷移図、第10図はハッ
シュ回路のパイプライン動作を示すタイミング図、第11
図はハッシュ回路の動作を示す状態遷移図、第12図は検
索処理の動作を示す状態遷移図、第13図は登録処理の動
作を示す状態遷移図、第14図はエイジングタイマ更新の
タイミングを示すタイミング図、第15図はエイジングタ
イマ更新処理の動作を示す状態遷移図、第16図は本発明
の第２実施例に係るネットワークシステムの構成を示す
システム構成図、第17図はエントリテーブルの構成を示
す説明図、第18図はブリッジ装置の構成を示すブロック
図である。 １、２、３……ノード、４……高速基幹LAN、 ５、６、７、８……FDDI、10……ループアクセス部、5
1、52、53、54……802系LAN、11、21、91……ブリッジ
装置、111……中継制御部、112……FDDI制御部、1111…
…セグメンティング制御部、1112……リアセンブル制御
部、1113……ルーティング制御部、1114……エントリテ
ーブル、1115……ブリッジプロセッサ、11131〜11134…
…インタフェース回路、11135……エイジングタイマ回
路、11136……状態管理回路、11137……ハッシュ回路、
11138……検索回路、11139……登録回路。

フロントページの続き (72)発明者 山鹿 光弘 神奈川県秦野市堀山下１番地 株式会社 日立製作所神奈川工場内 (72)発明者 小倉 敏彦 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所マイクロエレクトロ ニクス機器開発研究所内 (56)参考文献 特開 昭63−93235（ＪＰ，Ａ) 特開 昭63−138831（ＪＰ，Ａ) 特開 平１−174041（ＪＰ，Ａ)

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】エントリテーブルに登録した、入来する情
   報フレームより抽出されたアドレス情報を検索して、支
   線LANとＮ本（Ｎ≧１）の論理伝送路あるいは物理伝送
   路からなる基幹ネットワーク間のアドレスフィルタ処理
   を行うアドレスフィルタ装置であって、 支線LANから入来するアドレス情報のエントリテーブル
   への登録と、基幹ネットワークのＮ本の伝送路から入来
   するアドレス情報のエントリテーブルへの登録と、エン
   トリテーブルのアドレス情報の検索との優先順位を判定
   する優先順位判定手段と、判定した結果に従い処理を実
   行する実行手段とを有することを特徴とするアドレスフ
   ィルタ装置。
2. 【請求項２】請求項１記載のアドレスフィルタ装置であ
   って、 前記優先順位は、エントリテーブルのアドレス情報の検
   索、前記支線LANから入来するアドレス情報のエントリ
   テーブルへの登録、前記基幹ネットワークから入来する
   アドレス情報のエントリテーブルへの登録の順位である
   ことを特徴とするアドレスフィルタ装置。
3. 【請求項３】請求項１記載のアドレスフィルタ装置であ
   って、 前記基幹ネットワークから入来するアドレス情報を一旦
   蓄積する蓄積手段を備え、前記実行手段は蓄積手段に蓄
   積したアドレス情報を他の処理を行わない期間にエント
   リテーブルに登録することを特徴とするアドレスフィル
   タ装置。
4. 【請求項４】エントリテーブルに登録した、入来する情
   報フレームより抽出されたアドレス情報を検索して、支
   線LANとＮ本（Ｎ≧１）の論理伝送路あるいは物理伝送
   路からなる基幹ネットワーク間のアドレスフィルタ処理
   を行うアドレスフィルタ装置であって、 支線LANから入来するアドレス情報のエントリテーブル
   への登録と、基幹ネットワークのＮ本の伝送路から入来
   するアドレス情報のエントリテーブルへの登録と、エン
   トリテーブルのアドレス情報の検索との実行の優先順位
   を判定する優先順位判定手段と、 エントリテーブルへの登録時に入来する情報フレームよ
   り抽出した送信アドレスまたはエントリテーブルの検索
   時に入来する情報フレームより抽出した宛先元アドレス
   （ａ）の関数（fi（ａ）、ｉ＝１〜ｎ）を順次、エント
   リテーブルのアドレスとして生成するアドレス生成手段
   と、 登録時に、エントリテーブルのアドレス生成手段が順次
   生成したアドレスの中から登録アドレスを決定する登録
   アドレス候補決定手段と、 検索時に、エントリテーブルのアドレス生成手段で生成
   されたアドレスより目的とするアドレス情報を検索する
   検索手段と、 アドレス生成手段によるｉ番目のアドレスの生成処理
   と、検索手段によるｉ−１番目の検索処理または登録ア
   ドレス候補判定手段によるｉ−１番目の判定処理とを並
   行動作する手段と、 を有することを特徴とするアドレスフィルタ装置。
5. 【請求項５】複数のネットワークを接続する中継装置で
   あって、 請求項１、２、３または４記載のアドレスフィルタ装置
   と、該アドレスフィルタ装置によるアドレスフィルタ処
   理の結果、他のネットワークに中継する情報フレームに
   ついて、中継するネットワークのデータ形式への変換処
   理を行うデータ形式変換手段と、を有することを特徴と
   する中継装置。
6. 【請求項６】支線LANとＮ本（Ｎ≧１）の論理伝送路あ
   るいは物理伝送路からなる基幹ネットワークを接続する
   請求項１、２、３または４記載のアドレスフィルタ装置
   と、該アドレスフィルタ装置によるアドレスフィルタ処
   理の結果、基幹ネットワークより支線LANに中継する情
   報フレームについて支線LANのデータ形式への変換処理
   を行うリアセンブル手段と、アドレスフィルタ処理の結
   果、支線LANより基幹ネットワークに中継する情報フレ
   ームについて基幹ネットワークのデータ形式への変換処
   理を行うセグメンティング手段とを備えた中継装置と、 支線LANとのインターフェースを司る支線LAN制御部と、 を有することを特徴とするブリッジ装置。
7. 【請求項７】請求項６記載のブリッジ装置であって、 支線LAN上の情報フレームと、基幹ネットワーク上の自
   ブリッジ装置宛の情報フレームと、基幹ネットワーク上
   の少なくとも自ブリッジ装置が基幹ネットワークに中継
   した自フレーム以外の他ブリッジ装置宛の情報フレーム
   とよりアドレス情報を抽出してエントリテーブルに登録
   する前記アドレスフィルタ装置と、 基幹ネットワークより受信した情報フレームについては
   アドレスフィルタ処理を施さずに全て支線LANへ中継す
   ることを特徴とするブリッジ装置。