JPH03235444A - アドレスフィルタ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ネットワーク間を接続するブリッジ装置等に
用いられるアドレスフィルタ装置に関するものである。

［従来の技術］ パケットの中継処理は、通常、以下のように行われてい
る。

ブリッジ装置は、端末が存在する位置を記憶するエント
リテーブルを備え、中継の際は、このエントリテーブル
と入来パケットの宛先アドレスとを参照して中継／廃棄
判断、すなわちアドレスフィルタ処理を行う。

すなわち、パケットの宛先端末が他方のＬＡＮ方向にあ
れば、あるいは宛先不明であれば中継し、入来した方向
にあれば廃棄する。

エントリテーブルの内容を、ダイナミックに学習する方
法が提案されており、たとえば、特開昭６４−３９８５
２号公報に記載されている技術が知られている。

この技術によれば、入来パケットを参照し、その送信元
アドレスとその端末位置をエントリテーブルに登録する
ことにより学習を行う。

また、エントリテーブルは、 ■学習によりテーブルが一杯になることを防ぐ。

■端末位置の移動にも柔軟に対応する。

等の理由により、一定期間毎にテーブルを見直し、パケ
ットの送受が行われていない端末の登録は抹消するよう
にする。

［発明が解決しようとする課題］ しかしながら、前記従来技術は、期間を区切り、どの期
間内に登録したかを登録内容に対応して記憶し、現期間
内と前期間内に登録したもののみを有効とし、それ以前
の期間内に登録したものは抹消することにより、パケッ
トの送受が行われていない端末の登録は抹消するように
することにより、前前回の単位時間の学習内容を抹消す
るため、各期間の開始時においてはエントリテーブルの
エントリ数は充分でなく、ヒツト率が低下するという問
題があった。

そこで、本発明は、ヒツト率が低下することなしに、学
習によりテーブルが一杯になることを防げ、かつ、端末
位置の移動にも柔軟に対応できるアドレスフィルタ装置
を提供することを目的とする。

また、併せて、アドレスフィルタ処理の処理効率を向上
できるアドレスフィルタ装置を提供することを目的とす
る。

［！Ｉ題を解決するための手段］ 前記目的達成のために、本発明は、エントリテーブルに
登録した、入来する情報フレームより抽出されたアドレ
ス情報を用いて、複数のネットワーク間のアドレスフィ
ルタ処理を行うアドレスフィルタ装置であって、 各アドレス情報登録に対応して設けたタイマと。

順次、各タイマ値を間欠的に進めるタイマ更新手段と、
タイマ値が所定の値以上となった場合に。

該タイマに対応するアドレス情報の登録をエントリテー
ブルより削除する手段と、を有することを特徴とする第
１のアドレスフィルタ装置。

また、前記目的達成のために、本発明は、エントリテー
ブルに登録した、入来する情報フレームより抽出された
アドレス情報を用いて、複数のネットワーク間のアドレ
スフィルタ処理を行うアドレスフィルタ装置であって。

各アドレス情報登録に対応して設けたタイマと、順次、
各タイマ値を間欠的に進めるタイマ更新手段と、一定周
期ΔＴでタイマ更新手段を起動する起動手段と、タイマ
値が所定の値以上となった場合に、該タイマに対応する
アドレス情報の登録をエントリテーブルより削除する手
段と、を有することを特徴とする第２のアドレスフィル
タ装置を提供する。なお１本アドレスフィルタ装置にお
いては、確実にエントリテーブルの登録内容を更新する
ために、タイマ更新手段は各タイマ値を時間間隔Δｔ　
（但し、Δｔ≦ΔＴ÷エントリテーブルの最大登録数）
で間欠的に進めることが望ましい。

また、本発明は、アドレスフィルタ処理の処理効率向上
のため、エントリテーブルに登録した、入来する情報フ
レームより抽出されたアドレス情報を検索して、複数の
ネットワーク間のアドレスフィルタ処理を行うアドレス
フィルタ装置であって、 エントリテーブルへの登録時に入来する情報フレームよ
り抽出した送信元アドレスまたはエントリテーブルの検
索時に入来する情報フレームより抽出した宛先元アドレ
ス（ａ）の関数（ｆｉ（ａ）、ｉ＝１〜ｎ）を順次、エ
ントリテーブルのアドレスとして生成する第１のプロセ
スと、 登録時に、エントリテーブルの第１のプロセスで生成さ
れたアドレスへのアドレス情報の登録可否判断を行う第
２のプロセスと、 検索時に、エントリテーブルの第１のプロセスで生成さ
れたアドレスに登録されているアドレス情報が目的とす
るものであるか否かを判断する第３のプロセスと。

望ましくは、第１のプロセスと、第２のプロセスまたは
第３のプロセスとをパイプライン動作する手段と、 を有することを特徴とする第３のアドレスフィルタ装置
を提供する。なお、本アドレスフィルタＩＩにおいては
、検索時に、前記第２のプロセスが、前記エントリテー
ブルのアドレスｆ　ｉ　（ａ）に登録されたアドレス情
報が目的とするものであると判断した場合に検索を終了
し、 目的とするものでないと判断した場合に、さらに、第１
のプロセスが生成するエントリテーブルのアドレスｆ　
ｉ　＋　１　（ａ）の検索を続けるようにするのが望ま
しい。

また、本発明は、アドレスフィルタ処理の処理効率向上
のため、エントリテーブルに登録した、入来する情報フ
レームより抽出されたアドレス情報を検索して、支線Ｌ
ＡＮとＮ本（Ｎ≧１）の論理伝送路あるいは物理伝送路
からなる基幹ネットワーク間のアドレスフィルタ処理を
行うアドレスフィルタ装置であって。

支１ＩＬＡＮから入来するアドレス情報のエントリテー
ブルへの登録と、基幹ネットワークのＮ本の伝送路から
入来するアドレス情報のエントリテーブルへの登録と、
エントリテーブルのアドレス情報の検索との優先順位を
判定する優先順位判定手段と、判定した結果に従い処理
を実行する実行手段とを有することを特徴とする第４の
アドレスフィルタ装置を提供する。なお、水弟４のアド
レスフィルタ装置において、前記優先順位は、エントリ
テーブルのアドレス情報の検索、前記支線ＬＡＮから入
来するアドレス情報のエントリテーブルへの登録、前記
基幹ネットワークから入来するアドレス情報のエントリ
テーブルへの登録、の順位であることが望ましい。また
、前記基幹ネットワークから入来するアドレス情報を一
旦蓄積する蓄積手段を備え、前記実行手段は蓄積手段に
蓄積したアドレス情報を他の処理を行わない期間にエン
トリテーブルに登録するようにするのも望ましい。

また、前記目的達成のために、本発明は、エントリテー
ブルに登録した、入来する情報フレームより抽出された
アドレス情報を検索して、支線ＬＡＮとＮ本（Ｎ≧１）
の論理伝送路あるいは物理伝送路からなる基幹ネットワ
ーク間のアト１ノスフイルタ処理を行うアドレスフィル
タ装置であって、 支線ＬＡＮから入来するアドレス情報のエントリテーブ
ルへの登録と、基幹ネットワークのＮ本の伝送路から入
来するアドレス情報のエントリテーブルへの登録と、エ
ントリテーブルのアドレス情報の検索との実行の優先順
位を判定する優先順位判定手段と、 エントリテーブルへの登録時に入来する情報フレームよ
り抽出した送信元アドレスまたはエントリテーブルの検
索時に入来する情報フレームより抽出した宛先元アドレ
ス（ａ）の関数（ｆｉ（ａ）、ｉ＝１〜ｎ）を順次、エ
ントリテーブルのアドレスとして生成するアドレス生成
手段と。

登録時に、エントリテーブルのアドレス生成手段が順次
生成したアドレスの中から登録アドレスを決定する登録
アドレス候補決定手段と、検索時に、エントリテーブル
のアドレス生成手段で生成されたアドレスより目的とす
るアドレス情報を検索する検索手段と、 アドレス生成手段によるｉ番目のアドレスの生成処理と
、検索手段によるｉ−１番目の検索処理または登録アド
レス候補判定手段によるｉ−１番目の判定処理とを並行
動作する手段と、を有することを特徴とする第５のアド
レスフィルタ装置を提供する。

また、併せて、本発明は、複数のネットワークを接続す
る中継装置であって、 前記第１．２．３．４または５のアドレスフィルタ装置
と、該アドレスフィルタ装置によるアドレスフィルタ処
理の結果、他のネットワークに中継する情報フレームに
ついて、中継するネットワークのデータ形式への変換処
理を行うデータ形式変換手段と、を有することを特徴と
する中継装置をも提供する。　　また、本発明は、支４
１１ＬＡＮとＮ本（Ｎ≧１）の論理伝送路あるいは物理
伝送路からなる基幹ネットワークを接続する第１．２も
しくは３アドレスフイルタ装置、または、第４もしくは
５のアドレスフィルタ装置と、該アドレスフィルタ装置
によるアドレスフィルタ処理の結果、基幹ネットワーク
より支線ＬＡＮに中継する情報フレームについて支線Ｌ
ＡＮのデータ形式への変換処理を行うリアセンブル手段
と、アドレスフィルタ処理の結果、支線ＬＡＮより基幹
ネットワークに中継する情報フレームについて基幹ネッ
トワークのデータ形式への変換処理を行うセグメンテイ
ング手段とを備えた中継装置と、 支線ＬＡＮとのインタフェースを司る支線ＬＡＮ制御部
と、 を有することを特徴とするブリッジ装置を提供する。

なお、本ブリッジ装置においては、支線ＬＡＮ上の情報
フレームと、基幹ネットワーク上の自ブリッジ装置宛の
情報フレームと、基幹ネットワーク上の少なくとも自ブ
リッジ装置が基幹ネットワークに中継した情報フレーム
以外の他ブリッジ装置宛の情報フレームとよりアドレス
情報を抽出してエントリテーブルに登録する前記アドレ
スフィルタ装置を備え、 基幹ネットワークより受信した情報フレームについては
アドレスフィルタ処理を施さずに全て支線ＬＡＮへ中継
することが望ましい。

［作　用］ 本発明に係る第１のアドレスフィルタ装置によれば、各
アドレス情報登録に対応してタイマを設け、タイマ更新
手段は、順次、各タイマ値を間欠的に進める。そして、
タイマ値が所定の値以上となった場合に、該タイマに対
応するアドレス情報の登録をエントリテーブルより削除
することにより、ヒツト率を低下することなしに、学習
によりテーブルが一杯になることを防ぐことができる。

また、本発明に係る第２のアドレスフィルタ装置によれ
ば、各アドレス情報登録に対応してタイマを設け、タイ
マ更新手段は、起動手段により一定周期ΔＴで起動され
ると、登録されてしλるアドレス情報に対応する各タイ
マについて終了するまで、各タイマの値を、順次１間欠
的に進めるそして、タイマ値が所定の値以上となった場
合に、該タイマに対応するアドレス情報の登録をエント
リテーブルより削除することによりヒツト率を低下する
ことなしに、学習によりテーブルが一杯になることを防
ぐことができる また、本発明に係る第３のアドレスフィルタ装置によれ
ば、第１のプロセスは、エントリテーブルへの登録時に
入来する情報フレームより抽出した送信元アドレスまた
はエントリテーブルの検索時に入来する情報フレームよ
り抽出した宛先元アドレス（ａ）の関数（ｆｉ（ａ）、
ｉ＝１〜ｎ）を順次、エントリテーブルのアドレスとし
て生成する。

また、第２のプロセスは、登録時に、エントリテーブル
の第１のプロセスで生成されたアドレスへのアドレス情
報の登録可否判断を行う。また、第３のプロセスは、検
索時に、エントリテーブルの第１のプロセスで生成され
たアドレスに登録されているアドレス情報が目的とする
ものであるか否かを判断する。これにより、エントリテ
ーブルの使用効率を向上できる。また、さらに、第１の
プロセスと、第２のプロセスまたは第３のプロセスとを
パイプライン動作することによりアドレスフィルタ処理
の効率を向上できる。

また、本発明に係る第４のアドレスフィルタ装置によれ
ば、優先順位判定手段は、支線ＬＡＮから入来するアド
レス情報のエントリテーブルへの登録と、基幹ネットワ
ークのＮ本の伝送路から入来するアドレス情報のエント
リテーブルへの登録と、エントリテーブルのアドレス情
報の検索との２以上の処理が競合した場合に、優先順位
を判定する。一方案行手段は、その結果の基づき、その
処理を実行する。これによりアドレスフィルタ処理を円
滑に行うことができひては処理の効率を向上することが
できる。なお、前記基幹ネットワークから入来するアド
レス情報を一旦蓄積する蓄積手段を備えた場合は、前記
実行手段は蓄積手段に蓄積したアドレス情報を他の処理
を行わない期間にエントリテーブルに登録する。これに
より実際のアドレスフィルタ処理のスループット性能を
確保できる。

また、本発明に係る第５のアドレスフィルタ装置によれ
ば、優先順位判定手段は支線ＬＡＮから入来するアドレ
ス情報のエントリテーブルへの登録と、基幹ネットワー
クのＮ本の伝送路から入来するアドレス情報のエントリ
テーブルへの登録と、エントリテーブルのアドレス情報
の検索との実行の優先順位を判定することにより処理を
円滑に運用すると共に処理の効率を向上し、 アドレス生成手段がエントリテーブルへの登録時に入来
する情報フレームより抽出した送信元アドレスまたはエ
ントリテーブルの検索時に入来する情報フレームより抽
出した宛先元アドレス（ａ）の関数（ｆｉ（ａ）、ａ　
＝　１〜ｎ　）を順次、エントリテーブルのアドレスと
して生成し、登録アドレス候補決定手段が、登録時に、
エントリテーブルのアドレス生成手段が順次生成したア
ドレスの中から登録アドレスを決定し、検索手段が検索
時に、エントリテーブルのアドレス生成手段で生成され
たアドレスより目的とするアドレス情報を検索すること
によりエントリテーブルの使用効率を向上し、さらに、
アドレス生成手段によるｉ番目のアドレスの生成処理と
、検索手段によるｉ−１番目の検索処理または登録アド
レス候補判定手段によるｉ−１番目の判定処理とを並行
動作することにより処理効率を向上する。

また、本発明に係る中継装置によれば、アドレスフィル
タ装置はアドレスフィルタ処理を行い、そのアドレスフ
ィルタ処理の結果、他のネットワークに中継する情報フ
レームについて、データ形式変換手段が中継するネット
ワークのデータ形式への変換処理を行う。

また、本発明に係るブリッジ装置によれば、アドレスフ
ィルタ装置はアドレスフィルタ処理を行う。そして、中
継装置において、該アドレスフィルタ装置によるアドレ
スフィルタ処理の結果、基幹ネットワークより支線ＬＡ
Ｎに中継する情報フレームにらいて、リアセンブル手段
は支線ＬＡＮのデータ形式への変換処理を行う。また、
アドレスフィルタ処理の結果、支線ＬＡＮより基幹ネッ
トワークに中継する情報フレームについて、セグメンテ
ィング手段は基幹ネットワークのデータ形式への変換処
理を行う。一方、ＬＡＮ制御部は支線ＬＡＮとのインタ
フェースを司り、支線ＬＡＮとの情報フレームの送受を
可能とする。

なお、本ブリッジ装置において、支線ＬＡＮ上の情報フ
レームと、基幹ネットワーク上の自ブリッジ装置宛の情
報フレームと、基幹ネットワーク上の少なくとも自ブリ
ッジ装置が基幹ネットワークに中継した情報フレーム以
外の他ブリッジ装置宛の情報フレームとよりアドレス情
報を抽出してエントリテーブルに登録する前記アドレス
フィルタ装置を備えた場合は、基幹ネットワークより受
信した情報フレームについてはアドレスフィルタ処理を
施さずに全て支線ＬＡＮへ中継することが望ましい。

（以下余白） ［実施例］ 以下、本発明に係るブリッジ装置の一実施例について説
明する。

まず、本実施例に係るブリッジ装置を用いたネットワー
クシステムについて説明する。

第２図に、このネットワークシステムの構成を示す。

図中、１〜３は高速基幹ＬＡＮ４　（６００Ｍｂｐｓ〜
２，４Ｇｂｐｓ、１５０ＭｂｐｓＸ４〜１６多重）に接
続されるノード、５〜８は、たとえば８０２系ＬＡＮを
収容するＦＤＤＩである。ノード１はブリッジ装置１１
〜１４をボートとして、最大４ポートまで収容する。

ブリッジ装置については、たとえばブリッジ装置１１は
ＦＤＤＩ５と高速基幹ＬＡＮ４とを接続する。

また、ＦＤＤＩ５は、８０２系ＬＡＮ５１および５２を
接続する。すなわち、本実施例に係るネットワークシス
テムは３階層のＬＡＮより構成される。この場合、ブリ
ッジ装置１１にとっては、８０２系ＬＡＮ５１．５２と
ＦＤＤＩ５全体が支線ＬＡＮとして把握される。また、
ブリッジ装置１１に、また、８０２系ＬＡＮ等が直接、
接続された場合はその接続されたＬＡＮが支線ＬＡＮと
して把握される。

ブリッジ装置１１〜１４は、ＦＤＤＩから受信するフレ
ームを廃棄または中継径路を決定し、中継するフレーム
については高速基幹ＬＡＮ４のデータ形式に変換しくセ
グメンティング処理）送出し、また、高速基幹ＬＡＮ４
から受信するデータを元のＦＤＤＩフレームのデータ形
式に再変換しくリアセンブル処理）送出する（以下、ル
ーティング処理という）ものである。

以下、高速基幹ＬＡＮ４とＦＤＤＩ５とを接続するブリ
ッジ装置１１を例にとり、ルーティング処理の概要につ
いて説明する。

高速基幹ＬＡＮ４は、マルチメディア伝送に対応する広
帯域ｌ５ＤＮの伝送モードを取り入れた固定長セル方式
を採用し、セルを情報の量に応じて必要数だけ使う統計
多重を採用することによつて、低速から高速までの情報
の多元多重を実現している。

第３図に、高速基幹ＬＡＮ４を経由するＦＤＤＩ５から
ＦＤＤＩ８へのフレームの流れを示す。

ブリッジ装置１１．２１は、エントリテーブル１１１４
．２１１４にＦＤＤＩノードが存在する位置を記憶しく
学習）、これを参照してルーティングを行う。

エントリテーブル１１１４．２１１４は、Ｆ’ＤＤＩノ
ードが存在する方向を、高速基幹ＬＡＮ４のブリッジ装
置番号を用いて表す。本例においては、ブリッジ装置１
１．２１には、それぞれブリッジ装置番号Ａ、Ｂを割り
当てる。

これにより、エントリテーブル１１のエントリを、ＦＤ
ＤＩ　　ＭＡＣアドレスと、ブリッジ装置番号との組か
ら構成する。

ブリッジ装置１１は、ＦＤＤＩ５から受信したフレーム
を、高速基幹ＬＡＮ４の転送データ形式であるセルに変
換する（セグメンティング処理）。

すなわち、ブリッジ装置１１は、受信フレームを固定長
セル単位に分解し、送信元ブリッジ装置番号、宛先ブリ
ッジ装置番号等からなるヘッダを付加して高速基幹ＬＡ
Ｎ４に送信する。

宛先ブリッジ装置２１（Ｂ）は宛先ＦＤＤＩノード８１
　（ｂ）配下としているブリッジ装置である。これは、
宛先ＦＤＤＩ　　ＭＡＣアドレスをキーとしてエントリ
テーブル１１１４を参照することにより得られる。

一方、受信ブリッジ装置２１は、自宛に送られたセルを
受信し、セルをフレームに再組立てしくリアセンブル処
理）配下のＦＤＤＩ８に中継する。

また、前記ルーティング情報（ＦＤＤＩＭＡＣアドレス
とブリッジ装置番号）の学習は次のように行う。

送り手のブリッジ装置１１は、ＦＤＤＩ５から受信した
フレームの送信元アドレス（ａ）と自ブリッジ装置番号
（Ａ）との組をエントリテーブル１１１４に登録する。

受は手のブリッジ装置２１は、高速基幹ＬＡＮ４から受
信したセルから、送信元アドレス（ａ）と送信元ブリッ
ジ装置番号（Ａ）との組をエントリテーブル２１１４に
登録する。

エントリテーブル１１１４．２１１４のエントリは、本
実施例においては、ＩＥＥＥ８０２．１の規定に従って
、エイジングタイマによって消去するようにする（レン
ジ：　１０〜１０’５ｅｃ）。

次に、ブリッジ装置の詳細と、前記ルーティング処理の
詳細について説明する。

第４図に、ブリッジ装置１１の構成を示す。

図中、１０は高速基幹ＬＡＮループアクセス部であリノ
ードに属する。１１はブリッジ装置。

１１１は中継制御部、１１２はＦＤＤＩ制御部である。

１１１１はＦＤＤＩ制御部１１２がＦＤＤＩリングから
受信したフレームをセルに分解し、ループアクセス部１
０から高速基幹ＬＡＮ４に転送するセグメンティング制
御部、１１１２はループアクセス部１０から受信したセ
ルをフレームに組立て、ＦＤＤＩ制御部１１２に転送す
るリアセンブル制御部、１１１８はステーション位置の
学習、および中継フレームのフィルタリングを行うルー
ティング制御部、１１１４はエントリテーブルである。

ブリッジ装置における中継は、先に第３図に示したよう
に、ＦＤＤＩと高速基幹ＬＡＮ４間のデータ形式の変換
を行う。

まず、このＦＤＤＩフレームをセルに分解するセグメン
ティング処理、セルを元のフレームに再組立てを行うリ
アセンブル処理について説明する。

セグメンティング制御部１１１１は、ＦＤＤ　Ｉ制御部
１１２の受信バッファ１１２１に蓄えられている受信Ｆ
ＤＤＩフレームをセルに分解しく第５図（１））　、ル
ープアクセス部１０へ渡す。

セグメンティング処理では、１セル単位に宛先ＶＣＩ　
（Ｖｉｒｔｉａｌ　Ｃｈａｎｎｅｌ　Ｉｄｅｎｔｉｆｉ
ｅｒ　；バーチセルチャネル識別番号）、送信元ＶＣＩ
（自ＶＣＩ）を含むセルヘッダを付加し、第６図に示す
セルを構成する。ＶＣ！とは前述したブリッジ装置番号
を表し、ノードアドレスとポート（ブリッジ装置）アド
レスとから構成する。宛先端末が収容される宛先ＶＣＩ
は、エントリテーブル１１１４から得る。

一方、リアセンブル処理では、リアセンブル制御部１１
１２は、送信元ブリッジ装置でセル単位に分解されたフ
レームを受信ブリッジ装置が元に再組立てを行う（第５
図（２））。リアセンブルが終了したフレームは、ＦＤ
ＤＩ制御部１１２の送信バッファ１１２５に転送される
。

次に、中継／廃棄の判断および宛先端末を収容するブリ
ッジ装置光にセルを送る処理であるフィルタリング処理
について説明する。

セグメンティング制御部１１１１が、接続するＦＤＤＩ
上のフレームを傍受し、その宛先ＭＡＣアドレス（ＤＡ
）をキーとして、ルーティング制御部１１１３の制御下
でエントリテーブル１１１４を検索し、それを収容する
ＶＣＩ（宛先ＶＣＩ）を得る。

そして、その結果から、次のように中継／廃棄を判断す
る。

■宛先ＶＣＩ＝自ＶＣＩであれば、当該ＤＡは自ブリッ
ジ装置配下にあるので高速Ｌ　Ａ、　Ｎには中継せず廃
棄する。

■宛先ＶＣＩ≠自ＶＣＩであれば、当該ＤＡは他ブリッ
ジ装置配下にあるので、高速ＬＡＮ上の当該ブリッジ装
置光に中継する。

■ＶＣＩが見つからない場合は、高速ＬＡＮ上の全ブリ
ッジ装置光の回報中継を行うことによって、全てのＦＤ
ＤＩに中継フレームを通す。したがい、このフレームは
他の全てのブリッジ装置により該ブリッジ装置が接続す
るＦＤＤＩに中継されるので、結果、目的とする宛先ノ
ードに到達することができる。

また、本実施例に係るブリッジ装置は下り方向のフィル
タリングを行わない。すなわち、送信元ブリッジ装置が
同報中継または宛先ＶＣＩにより指定して送信したセル
を受信したブリッジ装置は、受信した全てのセルにリア
センブル処理を施し接続するＦＤＤＩに中継する。

なぜならば、セルの送り手のブリッジ装置が宛先ノード
の位置を判断し、その方向にある受は手のブリッジ装置
を指定して送るので、受は手のブリッジ装置の配下に宛
先ノードが存在することは明らかである。また、ブリッ
ジ装置はただ一つのＦＤＤＩを接続するので、宛先ノー
ドがこのＦＤＤＩに存在することも明らかである。

また、後述するように、本実施例に係るブリッジ装置は
他ブリッジ装置宛の全てのセルからも学習するため、セ
ルの送り手のブリッジ装置が回報中継したセルのＤＡは
、他のブリッジ装置も学習していないため、受は手のブ
リッジ装置がフィルタリングを行った場合行わなかった
場合とでは何ら異ならないからである。

次に、端末位置の情報を記憶する処理である学習につい
て説明する。本実施例に係るブリッジ装置はＦＤＤＩ受
信フレームからと、高速基幹ＬＡＮ４から受信したセル
からの、２方向からの学習を行う。

上り方向からの学習は、セグメンティング制御部がセグ
メンテイングを行う際、フレームの前部に位置する送信
元ＭＡＣアドレス（ＳＡ）と自ｖＣ工との組を、ルーテ
ィング制御部１１１３の制御下でエントリテーブル１１
１４に登録することにより行う。これにより、自ブリッ
ジ装置配下の端末位置を学習する。この学習の径路を第
４図のａのパスで示す。

下り方向からの学習は、自宛セルからの学習と、低光の
全てのセルからの学習を可能にした。この径路を受信パ
ス（第４図ｂ）および共通学習パス（第４図Ｃ）のパス
で示す。

自ブリッジ装置宛受信セルからの学習は、送信ブリッジ
装置がフレームをセグメンティングした一連のセルのう
ち、ＳＡが含まれているのは先頭のセル（ファーストセ
ル）であるので、受信ブリッジ装置による学習は、この
ファーストセルを対象とする。リアセンブル制御部１１
１２が、ファーストセルの情報部内のＳＡと、セルヘッ
ダ部の送信元ＶＣＩとの組をルーティング制御部１１１
３の制御下でエントリテーブル１１１４に登録すること
により行う。

共通学習パス（第４図Ｃのパス）からの学習は、学習効
率を向上する目的で、自ブリッジ装置宛以外のセルから
の学習も可能にしたものである。

高速基幹ＬＡＮ４の伝送路は、１５０Ｍｂｐｓの論理ハ
イウニ１Ｎ本（Ｎ＝４〜１６）からなるが、ループアク
セス部１０がこの全ハイウェイを束ねて、学習情報が含
まれるセル（ファーストセル）を自ノードに実装される
全ブリッジ装置（４ポートまで実装可能）に送る。各ブ
リッジ装置１１〜１４はこれを受けて、自ブリッジ装置
宛受信セルからの学習と同様にエントリテーブルに登録
することにより学習する。

次に、エントリテーブル１１１４の詳細について説明す
る。

エントリテーブル１１１４の構成を第７図に示す。

図示するように、エントリの登録は、ＭＡＣアドレス４
８ピットと、ＶＣ１１２ビットを書き込み、使用／未使
用表示を使用表示とすることで行う。

エントリ書き込み位置は、ランダムマツピング性の強い
ハツシュ関数を用い、ＭＡＣアドレスをキーとして生成
する。

また、エントリは、エイジングタイマのタイムアウトに
よって削除する。削除は、使用表示を未使用表示に変更
することで行う。

また、特に、ブリッジ装置プロセッサ１１１５が登録／
削除し、エイジングタイマでは削除されないスタティッ
クエントリを設けた。

これは、たとえば、あらかじめブリッジ装置１１１５が
エントリテーブル１１１５に自局ＦＤＤＩＭＡＣアドレ
スをスタティックエントリとして登録しておくため、す
なわち、自ブリッジ装置もＦＤＤＩＭＡＣアドレスを持
っているが、通常ＦＤＤＩリングに対して送信する自局
送信フレームの送信元アドレスからは学習することがで
きない場合等に用いるものである。

ハツシュ関数によるエントリ位置を決定する理由は以下
である。

すなわち、ＭＡＣアドレス４８ビット分のエントリを固
定的に割当てるとすればエントリテーブルに２４＠相当
の容量が必要となり物量的に実現が困難である。

したがって、ＭＡＣアドレス４８ビットで決まるエント
リ位置を、例えば１６ビツト（６４キロエントリ）程度
に圧縮することが必要となる。異なるＭＡＣアドレス同
士が同一のエントリにぶつかる確率を少なくするために
は、１６ビツトの広さに均等に散らばるランダム性の強
い関数が有効となる。

ここで、ハツシュ関数を用いた場合、エントリ使用率が
ρのとき新たに１つのエントリを登録するとすれば、既
登録エントリとぶつかる確率はρである。ｎ−１回ぶつ
かりｎ回目で登録できる確率はρ　　Ｘ　（１−ρ）と
なる１例えばρ＝５０％のとき、１０回までに登録でき
る確率は９９．９％となる。

高速な検索／登録を可能とするため、ハツシュ関数はハ
ードウェアで実現する。

第８図にこのハードウェアの構成を示す。

図示するように、ハツシュ関数は単純なＦＸ−ＯＲ１加
算、ローテーション回路のみで簡単に作れる関数とする
。

ハツシュ生成によるエントリ登録位置は、当該ＭＡＣア
ドレスをキーとしてｎ回（例えば１０回）までハツシン
グを行い、以下の判断方法により候補を決定する。

■未使用エントリが見つかれば、そのエントリに登録で
きる。

■当該ＭＡＣアドレスによる既登録エントリが見つかれ
ば、そのエントリに登録できる。

■ｎ回までハツシングを行ったが■あるいは■の候補が
見つからない場合は、新しいエントリを優先して登録す
る。したがって、タイマ値の最も古いエントリに上書き
をする。

一方検索は、当該ＭＡＣアドレスをキーとして同じハツ
シュ関数を使用して当該ＭＡＣアドレスを検索する。

次に、前記エントリテーブル１１１４へのエントリの登
録処理、およびエントリテーブル１１１４からのエント
リの検索処理を実現するルーティング制御部について説
明する。

第１図にルーティング制御部１１１３の構成を示す。

第１図において、１１１３１〜１１１３４はそれぞれ、
セグメンティング制御部１１１４、ブリッジプロセッサ
１１１５、リアセンブル制御部１１１２、共通学習パス
Ｃとのインタフェースを行う、各インタフェース回路、
１１１３５はエイジングタイマ回路、１１１３６は状態
管理および状態に従ってエントリテーブルのアクセス制
御を行う状態管理回路、１１１３７は４８ビットＭＡＣ
アドレスからハツシュ列を生成し、エントリテーブル１
１１４内のエントリの位置を得るハツシュサブ回路、１
１１３８はフィルタリング機能を実現する検索回路、１
１１３９は学習機能を実現する登録回路である。

ルーティング制御部へは、エイジングタイマ値更新処理
、セグメンティング検索処理、セグメンティング登録処
理、受信パス登録処理、共通学習パス登録処理等の、フ
ィルタリングおよび学習の処理が集中する。

したがって、次の優先順位にしたがって実行する。

■中継処理性能をあげるため、上り方向のフィルタリン
グを最優先する。

■宛先不明による回報の中で全く無用なトラフィックは
、自ブリッジ装置配下の端末同志の通信であるので、こ
れを回避するために、前記自ブリッジ装置配下にある受
信ＦＤＤＩフレームからの学習は、他の学習よりも優先
順位を高くする。

■学習パス、共通学習パスからの学習の優先度は低くし
、処理に空きが生ずるまでそれぞれＦＩＦ０１１１３３
１．１１１３４１に登録データを一時待たせる。なお、
フィルタリングおよび学習頻度は１フレーム当りに１度
であり、これをセル換算で表すと平均８セルに１度とな
り、■■の処理を優先しても空き時間が生ずる。従って
。

本処理はこの空時間で行うことができる。各エントリに
対応して設けたエイジングタイマ値の更新は、他処理を
長時間に渡って妨げないようにするため、間欠的に１エ
ントリ毎に更新していく。したがって、エイジングタイ
マ値更新のインターバルは長時間となり、かつその処理
に要する時間は短時間であるので、優先順位を最も高く
する。

ここで、このルーティング制御部１１１３の状態遷移を
第９図に示す。

図示するように、ルーティング制御部は、■エイジング
タイマ値更新処理。

■検索処理。

■登録処理。

の３つの処理機能を持つが、状態管理回路１１１３６が
、同時に起こり得る各他制御部とのインタフェース回路
１１１３１〜１１３４またはエイジングタイマ回路１１
３５からの要求より優先順位を判定し、ルーティング制
御部の状態を管理、制御しながらエントリテーブル１１
１４をアクセスし、上記機能を実現する。

（以下余白） なお、エントリテーブル１１１４への検索／登録時のア
クセスアドレスはＭＡＣアドレスをキーとしてハツシュ
回路１１３７により生成され、メモリリードは８バイト
単位、メモリライトは４バイト単位で行う。

ここで、ハツシュサブ回路１１１３７の動作について説
明する。

一例として、セグメンティング制御部１１４からの検素
／登録要求があった場合のハツシュ回路１１１３７の動
作を説明する。

第１０図に検索／登録処理時のタイミングを示す。

図中、（ａ）第一ハッシュ関数ｈ１生成、（ｂ）再ハツ
シュ関数ｈ２〜ｈｎ生成、および（ｃ）メモリアクセス
動作は、図示するようにパイプライン処理により行う。

すなわち、ｈｉのメモリアクセ入／一致判断と、次のハ
ツシュ列ｈｉ＋１の生成は並列に行う。また、ｈ２生成
が開始すれば次の要求のｈ１生成を開始する。

第１１図にハツシュ回路の状態遷移図を示す。

まず、ｈ１生成から説明する。

要求待ち状態において、インタフェース回路１１１３１
〜１１１３４のいずれかから検索あるいは登録要求があ
れば、状態管理回路１１１３６の優先順位判定結果に基
づいて、該当インタフェース回路からＭＡＣアドレスを
取り込み、これをキーとしてｈｌを生成する。

状態管理回路１１１３６から指示される次の要求のｈ１
生成は、今の処理におけるｈ２生成を開始するまでウェ
イトする。

ｈ２〜ｈｎ生成を次に説明する。

ｈ１生成が完了すればｈｌを元にｈ２を生成し、順次６
３以上を生成する。一方、ｈｉ生成の間は、並行してｈ
ｉ−１のエントリをアクセスする。

ｈｉ生成処理は、以下の条件で終了する。

すなわち。

検索の場合は、検索回路１１１３８が所望のＭＡＣアド
レスを見つけた時、あるいは最大ハツシュｈｎ　（１０
回）まで達した時。

登録の場合は、登録回路１１１３９が候補決定のアルゴ
リズムに従って登録エントリ候補を決定したとき。候補
決定には、最大ハツシュｈｎまでサーチする。

検索回路１１１３８による検索、あるいは登録回路１１
１３９による登録が終了すると、ハツシュサブ回路１１
３７は、もし次のｈ１生成が完了しているならば、次の
ｈ２生成を開始する。

次に、以上のハツシュサブ回路１１３７の発生するアク
セスアドレスを用いた検索処理、登録処理について説明
する。

まず、検索処理について説明する。

検索処理は検索回路１１１３８が行うが、検索処理には
セグメンテイング処理の際のセグメンティング制御部１
１１４からの要求、およびブリッジプロセッサ１１１５
からの要求がある。

第１２図に検索回路１１１３８における検索処理の状態
遷移図を示す。

まず、アイドル状態で状態管理回路１１１３６から検索
要求があれば、該当インタフェース回路（１１１３１，
１１１３２）から送信元ＭＡＣアドレス（ＳＡ）を取り
込み、ハツシュ回路１１１３７によるｈ１生成を持ち、
ｈｌが生成されればエントリテーブル１１１４よりｈｌ
から順次６２以上のエントリ（上位８バイト）をリード
して行く。エントリの上位８バイトにはＭＡＣアドレス
が含まれているので、これと、キーとなるＭＡＣアドル
スとの一致判断を行う。一致したところでハツシュ生成
、メモリリードを止め、エントリの残り下位８バイトを
リードし、当該ユニットにエントリを報告し、更に上位
４バイト内のエイジングタイマ値をリセットする。

また、最大ハツシュ回数ｎまでにエントリが見つからな
い場合は、ノーエントリを通知する。この場合は、セグ
メンティング処理は宛先不明による同報中継となる。

次に登録回路について説明する。

登録処理は登録回路１１１３９が行う、登録処理には、
前述したように、以下の方向からの要求がある。

■セグメンティング制御部からの登録（上り方向の学習
）。

■受信パスからの登録（下り方向の負ポート受信セルか
らの学習）。

■共通学習パスからの登録（下り方向の全ハイウェイか
らの学習）。

第１３図に、登録回路１１３９における登録処理の状態
遷移図を示す。

まず、アイドル状態で状態管理回路１１１３６から登録
要求があれば、該当インタフェース回路から宛先ＭＡＣ
アドレス（ＤＡ）を取り込み、ノ１ッシュ回路１１１３
７によるｈ１生成を待ち、ｈｌが生成されれば、ｈｌか
ら順次６２以上のエントリ（上位８バイト）をリードし
て行く。エントリ上位８バイトには候補決定に用いる情
報、即ち、使用／未使用表示、ダイナミック／スタティ
ック表示、エイジングタイマ値が含まれており、前述し
た候補決定アルゴリズムに従って候補を決定する。最大
ハツシュ回数ｎまで達すれば、メモリリードを止め、候
補エントリ位置へ１６ノベイトの登録データを４回に分
けて、４バイトずつ書き込み、処理を終了する。

次に、登録エントリの削除に用いるエイジングタイマの
タイマ値更新処理について説明する。

なお１、本実施例においてはエイジングタイマ値の分解
能に柔軟性を持たせるために、ブリッジプロセッサ１１
１５からのタイマ動作許可およびタイマ値単位時間ΔＴ
（分解能）の設定を可能にしている。また、全エントリ
に渡るエイジングタイマ値の更新処理が、他処理を妨げ
ないように間欠的に行うようにする。

第１４図にエイジングタイマ値更新のタイミングを示す
。

タイマ回路はΔＴ（分解能）時間以内に全エン８９Ｍ個
（例えばり１２８にエントリ）のタイマ値を更新す゛る
。タイマ値の分解能は例えば最小１秒であれば、全エン
トリを更新するためには、エントリ間の更新時間間隔Δ
ｔは、 Δｔ＝１秒÷１２８に＝７．８μｓ にする。即ち、７．６μｓ以下の時間間隔毎にエントリ
を順次更新していけば、タイマ値の分解能時間（八Ｔ）
内に全エントリを更新できる。時間内に全エントリ更新
を完了すれば、次のΔＴのタイムアウトまで持つ。

エイジングタイマ値更新処理の状態遷移図を第１５図に
示す。

図示するように、Δを毎に、順次実行中の他の処理の終
了を待ち、以下のように更新する。

エントリ上位８バイトをリードし、使用／未来使用表示
、ダイナミック／スタティック表示から、使用中かつダ
イナミックであれば該エントリに対応するタイマ値をイ
ンクリメントし、元に書き戻す（上位４バイトライト）
。

また、タイマ値がタイムアウトすれば、対応するエント
リの使用／未使用表示を未使用に書き改める（上位４バ
イトライト）ことによりエントリを削除する。

なお、本実施例においては、ブリッジプロセッサ１１１
５は直接エントリテーブルにアクセスできる構成となっ
ており、以下の処理等を行うことができる。

■メモリライト／リードテスト ブリッジプロセッサ１１１５は実アドレスを発行し、直
接エントリテーブルの書き読みをすることによりエント
リテーブルのメモリチエツクを行う。

（ｐ有効エンドリサーチ ブリッジプロセッサ１１１５は実アドレスを発行し、直
接エントリテーブルのエントリを読み。

有効／無効を判断する。すなわち使用中のエントリか否
かを判断する。メモリアドレスを順次進めながら、これ
を繰り返すことにより、有効エントリをサーチする。

そして、たとえば、学習した端末位置の情報を外部記憶
装置にコピーしたい場合や、他のブリッジ装置にコピー
したい場合等に、ブリッジプロセッサはサーチした有効
エントリを読み出しコピーする。

■エントリ更新 ＭＡＣアドレスをキーとしてエントリを登録する。前述
した登録処理と同じである。

以上、第１の実施例によれば、以下の効果がある。

■フレーム単位に伝送するＦＤＤＩと、固定長セル単位
に伝送する高速基幹ＬＡＮとを接続するブリッジ装置で
、フレームのフィルタリングおよびルーティング情報の
学習ができる。

■エントリテーブルへの検索／登録にハードウェアによ
るハツシュアルゴリズムを用い、フィルタリング／学習
が高速に行うことができる。

■エントリテーブルのエントリの削除を、各エントリに
対応して備えたエイジングタイマにより間欠的に順次行
うので、ヒツト率を低下することなしに、学習によりテ
ーブルが一杯になることを防ぐことができる。

また、エイジングタイマ値更新を間欠的にエントリ位置
を進めつつ行うので、エスジングタイマ処理が検索／登
録処理性能に影響を及ぼすこともない。

以下、本発明の第２の実施例に係るブリッジ装置につい
て説明する。

第１６図に本実施例に係るブリッジ装置を用いたネット
ワークシステムの構成を示す。

図示するように、本実施例に係るブリッジ装置は複数の
ＦＤＤＩを接続するものである。第１６図中においては
、説明の簡略化のため、２つのＦＤＤＩを接続するもの
として示している。

本第２実施例に係るブリッジ装置におけるルーティング
は、ＭＡＣアドレスが存在する位置を各々のＦＤＤＩを
接続するポート番号として表す。

例えばポートＡ、ポートＢとして表す。本例では２つの
ＦＤＤＩを接続するものとしたのでポートは２つである
。

アドレスフィルタリングは、エントリテーブル９１１４
から宛先アドレスをキーとしてポート番号を検索し、送
出ポート番号の決定または廃棄判断を行うことで可能と
なる。また学習は、送信元アドレスと入来ポート番号と
の組をエントリテーブル９１１４に登録することで行う
。

第１７図にエントリテーブル９１１４の構成を示す。

送信元ＭＡＣアドレスの方向をＦＤＤＩポート番号とし
て示し、これ以外は前述の第１実施例と同様である。

第１８図にブリッジ装置の構成を示す。

第１８図において、９１はＦＤＤＩ間を接続するブリッ
ジ装置、９１１は中継制御部である。

９１２Ａ〜９１２ＤそれぞれＦＤＤＩＡ−Ｄに対応する
ＦＤＤＩ制御部である（ポートＡ−Ｄ）。

９１１３はステージ３ン位置の学習、および中継フレー
ムのフィルタリングを行うルーティング制御部、９１１
４はエントリテーブルである。

フィルタリング／学習処理は次のように行う。

例えばＦＤＤＩ　　Ａからフレームを受信した場合、ブ
リッジプロセッサ９１１５が送受信バッファ９１２Ａ５
に格納された受信フレームのＤＡ、ＳＡを抜き取り、ル
ーティング制御部９１１３へ送る。

フィルタリングはルーティング制御部９１１３の制御下
でＤＡよりエントリテーブル９１１４を検索し、宛先端
末が存在するポートの番号を得る。

そして、その結果から１次のように中継／廃棄を判断す
る。

■宛先ポート番号＝入来ボート番号であれば廃棄する。

■宛先ポート番号≠入来ポート番号であれば、当該ポー
トに中継する。即ち受信フレームを当該ポートの送受信
バッファにコピーを行い送信する。

■宛先ポート番号が見つからない場合は、全ボートに中
継する。

学習は、ＳＡと入来ポート番号との組を、ルーティング
制御部９１１３の制御下でエントリテーブル１１１４に
登録することにより行う。

ルーティング制御部９１１３の動作は、前述の第１実施
例と同様であるので説明を省略する。

以上１本第２の実施例によれば、 ■エントリテーブルへの検索／登録にノＡ−ドウエアに
よるハツシュアルゴリズムを用い、フィルタリング／学
習が高速に行うことができる。

■エントリテーブルのエントリの削除を、各エントリに
対応して備えたエイジングタイマにより間欠的に順次行
うので、ヒツト率を低下することなしに、学習によりテ
ーブルが一杯になることを防ぐことができる。

また、エイジングタイマ値更新を一間欠的にエントリ位
置を進めつつ行うので、エスジングタイマ処理が検索／
登録処理性能に影響を及ぼすこともない。

［発明の効果］ 以上のように１本発明によれば、ヒツト率を低下するこ
となしに学習によりテーブルが一杯になることを防げ、
かつ、端末位置の移動にも柔軟に対応できるブリッジ装
置を提供することができる。

また、アドレスフィルタ処理の処理効率を向上できるア
ドレスフィルタ装置を提供することができる。

【図面の簡単な説明】

第１図は１本発明の第１の実施例に係るルーティング制
御装置の構成を示すブロック図、第２図はネットワーク
システムの構成を示すシステム構成図、第３図はフレー
ム中継の概要を示す説明図、第４図はブリッジ装置の構
成を示すブロック図、第５図はセグメンティング、リア
センブル処理も概要を示す説明図、第６図はセルの構成
を示す説明図、第７図はエントリテーブルの構成を示す
説明図、第８図はハツシュ回路の回路図、第９図はルー
ティング制御部の動作を示す状態遷移図、第１０図はハ
ツシュ回路のバイブライン動作を示すタイミング図、第
１１図はハツシュ回路の動作を示す状態遷移図、第１２
図は検索処理の動作を示す状態遷移図、第１３図は登録
処理の動作を示す状態遷移図、第１４図はエイジングタ
イマ更新のタイミングを示すタイミング図、第１５図は
エイジングタイマ更新処理の動作を示す状態遷移図、第
１６図は本発明の第２実施例に係るネットワークシステ
ムの構成を示すシステム構成図、第１７図はエントリテ
ーブルの構成を示す説明図、第１８図はブリッジ装置の
構成を示すブロック図である。 １．２．３・・・ノード、４・・・高速基幹ＬＡＮ、５
．６．７．８・・・ＦＤＤＩ、１０・・・ループアクセ
ス部、５１．５２．５３．５４・・・８０２系ＬＡＮ、
１１．２１．９１・・・ブリッジ装置、１１１・・・中
継制御部、１１２・・・ＦＤＤＩ制御部、１１１１・・
・セグメンティング制御部、１１１２・・・リアセンブ
ル制御部、１１１３・・・ルーティング制御部、１１１
４・・・エントリテーブル、１１１５・・・ブリッジプ
ロセッサ、１１１３１〜１１１３４・・・インタフェー
ス回路、１１１３５・・・エイジングタイマ回路、１１
１３６・・・状態管理回路、１１１３７・・・ハツシュ
回路、１１１３８・検索回路、１１１３９・・・登録回
路。

Claims (1)

1. 【特許請求の範囲】 １、エントリテーブルに登録した、入来する情報フレー
   ムより抽出されたアドレス情報を用いて、複数のネット
   ワーク間のアドレスフィルタ処理を行うアドレスフィル
   タ装置であって、 各アドレス情報登録に対応して設けたタイマと、順次、
   各タイマ値を間欠的に進めるタイマ更新手段と、タイマ
   値が所定の値以上となった場合に、該タイマに対応する
   アドレス情報の登録をエントリテーブルより削除する手
   段と、を有することを特徴とするアドレスフィルタ装置
   。 ２、エントリテーブルに登録した、入来する情報フレー
   ムより抽出されたアドレス情報を用いて、複数のネット
   ワーク間のアドレスフィルタ処理を行うアドレスフィル
   タ装置であって、 各アドレス情報登録に対応して設けたタイマと、順次、
   各タイマ値を間欠的に進めるタイマ更新手段と、一定周
   期ΔＴでタイマ更新手段を起動する起動手段と、タイマ
   値が所定の値以上となった場合に、該タイマに対応する
   アドレス情報の登録をエントリテーブルより削除する手
   段と、を有することを特徴とするアドレスフィルタ装置
   。 ３、請求項２記載のアドレスフィルタ装置であって、 タイマ更新手段は各タイマ値を時間間隔Δｔ（但し、Δ
   ｔ≦ΔＴ÷エントリテーブルの最大登録数）で間欠的に
   進めることを特徴とするアドレスフィルタ装置。 ４、エントリテーブルに登録した、入来する情報フレー
   ムより抽出されたアドレス情報を検索して、複数のネッ
   トワーク間のアドレスフィルタ処理を行うアドレスフィ
   ルタ装置であって、エントリテーブルへの登録時に入来
   する情報フレームより抽出した送信元アドレスまたはエ
   ントリテーブルの検索時に入来する情報フレームより抽
   出した宛先元アドレス（ａ）の関数（ｆｉ（ａ）、ｉ＝
   １〜ｎ）を順次、エントリテーブルのアドレスとして生
   成する第１のプロセスと、 登録時に、エントリテーブルの第１のプロセスで生成さ
   れたアドレスへのアドレス情報の登録可否判断を行う第
   ２のプロセスと、 検索時に、エントリテーブルの第１のプロセスで生成さ
   れたアドレスに登録されているアドレス情報が目的とす
   るものであるか否かを判断する第３のプロセスと、 望ましくは、第１のプロセスと、第２のプロセスまたは
   第３のプロセスとをパイプライン動作する手段と、 を有することを特徴とするアドレスフィルタ装置。 ５、請求項４記載のアドレスフィルタ装置であって、 検索時に、前記第２のプロセスが、前記エントリテーブ
   ルのアドレスｆｉ（ａ）に登録されたアドレス情報が目
   的とするものであると判断した場合に検索を終了し、 目的とするものでないと判断した場合に、さらに、第１
   のプロセスが生成するエントリテーブルのアドレスｆｉ
   ＋１（ａ）の検索を続けることを特徴とするアドレスフ
   ィルタ装置。 ６、エントリテーブルに登録した、入来する情報フレー
   ムより抽出されたアドレス情報を検索して、支線ＬＡＮ
   とＮ本（Ｎ≧１）の論理伝送路あるいは物理伝送路から
   なる基幹ネットワーク間のアドレスフィルタ処理を行う
   アドレスフィルタ装置であって、 支線ＬＡＮから入来するアドレス情報のエントリテーブ
   ルへの登録と、基幹ネットワークのＮ本の伝送路から入
   来するアドレス情報のエントリテーブルへの登録と、エ
   ントリテーブルのアドレス情報の検索との優先順位を判
   定する優先順位判定手段と、判定した結果に従い処理を
   実行する実行手段とを有することを特徴とするアドレス
   フィルタ装置。 ７、請求項６記載のアドレスフィルタ装置であって、 前記優先順位は、エントリテーブルのアドレス情報の検
   索、前記支線ＬＡＮから入来するアドレス情報のエント
   リテーブルへの登録、前記基幹ネットワークから入来す
   るアドレス情報のエントリテーブルへの登録、の順位で
   あることを特徴とするアドレスフィルタ装置。 ８、請求項６記載のアドレスフィルタ装置であって、 前記基幹ネットワークから入来するアドレス情報を一旦
   蓄積する蓄積手段を備え、前記実行手段は蓄積手段に蓄
   積したアドレス情報を他の処理を行わない期間にエント
   リテーブルに登録することを特徴とするアドレスフィル
   タ装置。 ９、エントリテーブルに登録した、入来する情報フレー
   ムより抽出されたアドレス情報を検索して、支線ＬＡＮ
   とＮ本（Ｎ≧１）の論理伝送路あるいは物理伝送路から
   なる基幹ネットワーク間のアドレスフィルタ処理を行う
   アドレスフィルタ装置であって、 支線ＬＡＮから入来するアドレス情報のエントリテーブ
   ルへの登録と、基幹ネットワークのＮ本の伝送路から入
   来するアドレス情報のエントリテーブルへの登録と、エ
   ントリテーブルのアドレス情報の検索との実行の優先順
   位を判定する優先順位判定手段と、 エントリテーブルへの登録時に入来する情報フレームよ
   り抽出した送信アドレスまたはエントリテーブルの検索
   時に入来する情報フレームより抽出した宛先元アドレス
   （ａ）の関数（ｆｉ（ａ）、ｉ＝１〜ｎ）を順次、エン
   トリテーブルのアドレスとして生成するアドレス生成手
   段と、登録時に、エントリテーブルのアドレス生成手段
   が順次生成したアドレスの中から登録アドレスを決定す
   る登録アドレス候補決定手段と、検索時に、エントリテ
   ーブルのアドレス生成手段で生成されたアドレスより目
   的とするアドレス情報を検索する検索手段と、 アドレス生成手段によるｉ番目のアドレスの生成処理と
   、検索手段によるｉ−１番目の検索処理または登録アド
   レス候補判定手段によるｉ−１番目の判定処理とを並行
   動作する手段と、を有することを特徴とするアドレスフ
   ィルタ装置。 １０、複数のネットワークを接続する中継装置であって
   、 請求項１、２、３、４、５、６、７、８または９記載の
   アドレスフィルタ装置と、該アドレスフィルタ装置によ
   るアドレスフィルタ処理の結果、他のネットワークに中
   継する情報フレームについて、中継するネットワークの
   データ形式への変換処理を行うデータ形式変換手段と、
   を有することを特徴とする中継装置。 １１、支線ＬＡＮとＮ本（Ｎ≧１）の論理伝送路あるい
   は物理伝送路からなる基幹ネットワークを接続する請求
   項１、２、３、４もしくは５記載のアドレスフィルタ装
   置、または、請求項６、７、８もしくは９記載のアドレ
   スフィルタ装置と、該アドレスフィルタ装置によるアド
   レスフィルタ処理の結果、基幹ネットワークより支線Ｌ
   ＡＮに中継する情報フレームについて支線ＬＡＮのデー
   タ形式への変換処理を行うリアセンブル手段と、アドレ
   スフィルタ処理の結果、支線ＬＡＮより基幹ネットワー
   クに中継する情報フレームについて基幹ネットワークの
   データ形式への変換処理を行うセグメンティング手段と
   を備えた中継装置と、 支線ＬＡＮとのインタフェースを司る支線ＬＡＮ制御部
   と、 を有することを特徴とするブリッジ装置。 １２、請求項１１記載のブリッジ装置であって、支線Ｌ
   ＡＮ上の情報フレームと、基幹ネットワーク上の自ブリ
   ッジ装置宛の情報フレームと、基幹ネットワーク上の少
   なくとも自ブリッジ装置が基幹ネットワークに中継した
   情報フレーム以外の他ブリッジ装置宛の情報フレームと
   よりアドレス情報を抽出してエントリテーブルに登録す
   る前記アドレスフィルタ装置と、 基幹ネットワークより受信した情報フレームについては
   アドレスフィルタ処理を施さずに全て支線ＬＡＮへ中継
   することを特徴とするブリッジ装置。