JP2740608B2 - 半導体素子収納用パッケージ - Google Patents
半導体素子収納用パッケージInfo
- Publication number
- JP2740608B2 JP2740608B2 JP4334133A JP33413392A JP2740608B2 JP 2740608 B2 JP2740608 B2 JP 2740608B2 JP 4334133 A JP4334133 A JP 4334133A JP 33413392 A JP33413392 A JP 33413392A JP 2740608 B2 JP2740608 B2 JP 2740608B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- insulating frame
- metal
- package
- wiring conductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体素子を収容する半
導体素子収納用パッケージの改良に関するものである。
導体素子収納用パッケージの改良に関するものである。
【０００２】
【従来技術】近年、情報処理装置の高性能化に伴いそれ
を構成する半導体素子も高密度化、高集積化が急激に進
んでいる。そのため半導体素子は作動時に発生する単位
面積、単位体積あたりの発熱量が増大し、半導体素子を
正常、且つ安定に作動させるためにはその熱をいかに効
率的に除去するかが課題となっている。
を構成する半導体素子も高密度化、高集積化が急激に進
んでいる。そのため半導体素子は作動時に発生する単位
面積、単位体積あたりの発熱量が増大し、半導体素子を
正常、且つ安定に作動させるためにはその熱をいかに効
率的に除去するかが課題となっている。
【０００３】従来、半導体素子の発生する熱の除去方法
としては、一般に上面中央部に半導体素子が載置される
載置部を有する銅ータングステン合金から成る金属基体
上に、前記載置部を囲繞するようにして酸化アルミニウ
ム質焼結体等の電気絶縁材料から成る絶縁枠体を銀ロウ
等のロウ材を介し取着した構造の半導体素子収納用パッ
ケージを準備し、金属基体の半導体素子載置部に半導体
素子をガラス、樹脂、ロウ材等の接着剤を介して接着固
定し、半導体素子から発生される熱を金属基体に吸収さ
せるとともに該吸収した熱を大気中に放散させることに
よって行われている。
としては、一般に上面中央部に半導体素子が載置される
載置部を有する銅ータングステン合金から成る金属基体
上に、前記載置部を囲繞するようにして酸化アルミニウ
ム質焼結体等の電気絶縁材料から成る絶縁枠体を銀ロウ
等のロウ材を介し取着した構造の半導体素子収納用パッ
ケージを準備し、金属基体の半導体素子載置部に半導体
素子をガラス、樹脂、ロウ材等の接着剤を介して接着固
定し、半導体素子から発生される熱を金属基体に吸収さ
せるとともに該吸収した熱を大気中に放散させることに
よって行われている。
【０００４】尚、前記半導体素子収納用パッケージは絶
縁枠体の内部にタングステン、モリブデン、マンガン等
の高融点金属粉末から成る配線導体が埋設されており、
該配線導体を介して内部に収容する半導体素子の各電極
が外部電気回路と接続されるようになっている。
縁枠体の内部にタングステン、モリブデン、マンガン等
の高融点金属粉末から成る配線導体が埋設されており、
該配線導体を介して内部に収容する半導体素子の各電極
が外部電気回路と接続されるようになっている。
【０００５】
【発明が解決しようとする課題】しかしながら、近時、
半導体素子は信号の伝播速度の高速化が急激に進み、該
半導体素子を上記従来の半導体素子収納用パッケージに
収容した場合、次のような欠点を招来する。
半導体素子は信号の伝播速度の高速化が急激に進み、該
半導体素子を上記従来の半導体素子収納用パッケージに
収容した場合、次のような欠点を招来する。
【０００６】即ち、半導体素子収納用パッケージの絶縁
枠体内部に埋設されている配線導体は絶縁枠体が高温焼
成することによって得られる酸化アルミニウム質焼結体
から成っているため高温に耐え得るタングステンやモリ
ブデン、マンガン等の高融点金属粉末で形成されてお
り、該タングステン、モリブデン、マンガン等の高融点
金属粉末はその電気抵抗率が高く、配線導体全体の電気
抵抗値が極めて大きな値となっている。そのためこの配
線導体を介して半導体素子の各電極と外部電気回路とを
接続し、半導体素子に配線導体を通して信号の出し入れ
をした場合、配線導体を伝播する信号の伝播速度は配線
導体の電気抵抗値が大きなことに起因して遅延し、半導
体素子に信号を正確に出し入れすることが困難となって
半導体素子を正常、且つ安定に作動させることができな
いという欠点を有していた。
枠体内部に埋設されている配線導体は絶縁枠体が高温焼
成することによって得られる酸化アルミニウム質焼結体
から成っているため高温に耐え得るタングステンやモリ
ブデン、マンガン等の高融点金属粉末で形成されてお
り、該タングステン、モリブデン、マンガン等の高融点
金属粉末はその電気抵抗率が高く、配線導体全体の電気
抵抗値が極めて大きな値となっている。そのためこの配
線導体を介して半導体素子の各電極と外部電気回路とを
接続し、半導体素子に配線導体を通して信号の出し入れ
をした場合、配線導体を伝播する信号の伝播速度は配線
導体の電気抵抗値が大きなことに起因して遅延し、半導
体素子に信号を正確に出し入れすることが困難となって
半導体素子を正常、且つ安定に作動させることができな
いという欠点を有していた。
【０００７】
【発明の目的】本発明は上記欠点に鑑み案出されたもの
で、その目的は配線導体を伝わる信号の伝播速度を高速
とし、高速駆動する半導体素子に信号を正確に出し入れ
させて半導体素子を長期間にわたり正常、且つ安定に作
動させることができる半導体素子収納用パッケージを提
供することにある。
で、その目的は配線導体を伝わる信号の伝播速度を高速
とし、高速駆動する半導体素子に信号を正確に出し入れ
させて半導体素子を長期間にわたり正常、且つ安定に作
動させることができる半導体素子収納用パッケージを提
供することにある。
【０００８】
【課題を解決するための手段】本発明は上面に半導体素
子が載置される載置部を有する金属基体上に、前記載置
部を囲繞するようにして絶縁枠体を取着して成る半導体
素子収納用パッケージであって、前記絶縁枠体は主結晶
相がスピネル、アノーサイト、フォルステライト、エン
スタタイトの少なくとも１種から成るガラスセラミック
ス焼結体で形成され、且つ該絶縁枠体内に銅、金、銀の
少なくとも１種から成る配線導体が埋設されていること
を特徴とするものである。
子が載置される載置部を有する金属基体上に、前記載置
部を囲繞するようにして絶縁枠体を取着して成る半導体
素子収納用パッケージであって、前記絶縁枠体は主結晶
相がスピネル、アノーサイト、フォルステライト、エン
スタタイトの少なくとも１種から成るガラスセラミック
ス焼結体で形成され、且つ該絶縁枠体内に銅、金、銀の
少なくとも１種から成る配線導体が埋設されていること
を特徴とするものである。
【０００９】
【作用】本発明の半導体素子収納用パッケージによれ
ば、絶縁枠体を主結晶相がスピネル、アノーサイト、フ
ォルステライト、エンスタタイトの少なくとも１種から
成る低温焼成可能なガラスセラミックス焼結体で形成す
ることから絶縁枠体に埋設される配線導体もその電気抵
抗率が低い銅、金、銀の少なくとも１種で形成して全体
の電気抵抗値を小さな値となすことができ、その結果、
配線導体を伝播する信号はその高速伝播が可能となり、
高速駆動を行う半導体素子に信号を正確に出し入れさせ
て半導体素子を常に正常、且つ安定に作動させることが
可能となる。
ば、絶縁枠体を主結晶相がスピネル、アノーサイト、フ
ォルステライト、エンスタタイトの少なくとも１種から
成る低温焼成可能なガラスセラミックス焼結体で形成す
ることから絶縁枠体に埋設される配線導体もその電気抵
抗率が低い銅、金、銀の少なくとも１種で形成して全体
の電気抵抗値を小さな値となすことができ、その結果、
配線導体を伝播する信号はその高速伝播が可能となり、
高速駆動を行う半導体素子に信号を正確に出し入れさせ
て半導体素子を常に正常、且つ安定に作動させることが
可能となる。
【００１０】
【実施例】次に本発明を添付図面に示す実施例に基づき
詳細に説明する。図1 は本発明の半導体素子収納用パッ
ケージの一実施例を示し、1 は金属基体、2 は絶縁枠体
である。
詳細に説明する。図1 は本発明の半導体素子収納用パッ
ケージの一実施例を示し、1 は金属基体、2 は絶縁枠体
である。
【００１１】前記金属基体１はその上面中央部に半導体
素子3 が載置される凸状の載置部1aが設けてあり、該凸
状載置部1a上には半導体素子3 が接着剤を介して載置固
定される。
素子3 が載置される凸状の載置部1aが設けてあり、該凸
状載置部1a上には半導体素子3 が接着剤を介して載置固
定される。
【００１２】前記金属基体1 は半導体素子3 を支持する
支持部材として作用するとともに半導体素子3 が作動時
に発する熱を大気中に放散させる作用を為し、銅ータン
グステン合金等の金属材料で形成されている。
支持部材として作用するとともに半導体素子3 が作動時
に発する熱を大気中に放散させる作用を為し、銅ータン
グステン合金等の金属材料で形成されている。
【００１３】前記銅ータングステン合金から成る金属基
体1 は該銅ータングステン合金の熱伝導率が150W/m・K
以上と高く、熱を伝導し易いことから金属基体1 上に半
導体素子3 を載置固定した場合、金属基体1 は半導体素
子3 が作動時に発する熱を直接伝導吸収するとともに該
吸収した熱を大気中に良好に放散させることができ、そ
の結果、半導体素子3 を常に低温となし、半導体素子3
を長期間にわたり正常、且つ安定に作動させることがで
きる。
体1 は該銅ータングステン合金の熱伝導率が150W/m・K
以上と高く、熱を伝導し易いことから金属基体1 上に半
導体素子3 を載置固定した場合、金属基体1 は半導体素
子3 が作動時に発する熱を直接伝導吸収するとともに該
吸収した熱を大気中に良好に放散させることができ、そ
の結果、半導体素子3 を常に低温となし、半導体素子3
を長期間にわたり正常、且つ安定に作動させることがで
きる。
【００１４】尚、前記銅ータングステン合金から成る金
属基体1 は、例えばタングステンの粉末( 約10μm)を10
0Kg/cm2 の圧力で加圧成形するとともにこれを還元雰囲
気中、約2300℃の温度で焼成して多孔質のタングステン
焼結体を得、次ぎに1100℃の温度で加熱溶融させた銅を
前記タングステン焼結体の多孔部分に毛管現象を利用し
て含浸させることによって製作される。
属基体1 は、例えばタングステンの粉末( 約10μm)を10
0Kg/cm2 の圧力で加圧成形するとともにこれを還元雰囲
気中、約2300℃の温度で焼成して多孔質のタングステン
焼結体を得、次ぎに1100℃の温度で加熱溶融させた銅を
前記タングステン焼結体の多孔部分に毛管現象を利用し
て含浸させることによって製作される。
【００１５】また前記金属基体1 の上面には該金属基体
1 の半導体素子載置部1aを囲繞するようにして絶縁枠体
2 が取着されており、金属基体1 と絶縁枠体2 とで半導
体素子3 を収容するための空所が内部に形成されてい
る。
1 の半導体素子載置部1aを囲繞するようにして絶縁枠体
2 が取着されており、金属基体1 と絶縁枠体2 とで半導
体素子3 を収容するための空所が内部に形成されてい
る。
【００１６】前記金属基体1 に取着される絶縁枠体2 は
主結晶相がスピネル、アノーサイト、フォルステライ
ト、エンスタタイトの少なくとも１種から成るガラスセ
ラミックス焼結体から成り、例えば主結晶相がスピネル
であるガラスセラミックス焼結体から成る場合には36重
量％の酸化アルミニウム(Al 2 O 3 ) 、27重量％の酸化
珪素(SiO2 ) 、27.0重量％の酸化マグネシウム(MgO) 、
8.0 重量％の酸化ホウ素(B2 O 3 ) 、0.7 重量％の酸化
リチウム(Li 2 O)及び酸化ナトリウム(Na 2 O)及び0.6
重量％の酸化カリウム(K2 O ) を1500〜1530℃の温度で
処理してスピネル系結晶化ガラスを形成し、次ぎに前記
スピネル系結晶化ガラスを微粉砕するとともに適当な有
機バインダー、溶剤等を添加して泥漿状となすとともに
これを従来周知のドクターブレード法やカレンダーロー
ル法等を採用することによってグリーンシート( 生シー
ト) を形成し、しかる後、前記グリーンシートに適当な
打ち抜き加工を施すとともに複数枚積層し、800 〜1000
℃の温度で焼成することによって製作される。
主結晶相がスピネル、アノーサイト、フォルステライ
ト、エンスタタイトの少なくとも１種から成るガラスセ
ラミックス焼結体から成り、例えば主結晶相がスピネル
であるガラスセラミックス焼結体から成る場合には36重
量％の酸化アルミニウム(Al 2 O 3 ) 、27重量％の酸化
珪素(SiO2 ) 、27.0重量％の酸化マグネシウム(MgO) 、
8.0 重量％の酸化ホウ素(B2 O 3 ) 、0.7 重量％の酸化
リチウム(Li 2 O)及び酸化ナトリウム(Na 2 O)及び0.6
重量％の酸化カリウム(K2 O ) を1500〜1530℃の温度で
処理してスピネル系結晶化ガラスを形成し、次ぎに前記
スピネル系結晶化ガラスを微粉砕するとともに適当な有
機バインダー、溶剤等を添加して泥漿状となすとともに
これを従来周知のドクターブレード法やカレンダーロー
ル法等を採用することによってグリーンシート( 生シー
ト) を形成し、しかる後、前記グリーンシートに適当な
打ち抜き加工を施すとともに複数枚積層し、800 〜1000
℃の温度で焼成することによって製作される。
【００１７】尚、前記絶縁枠体2 はその下面に銅、金、
銀等の金属材料から成る金属層4 が被着形成されてお
り、該金属層4 と金属基体1 の上面とを金ー錫合金や半
田等のロウ材5 を介しロウ付けすることによって金属基
体1 上に取着される。この場合、絶縁枠体2 を構成する
主結晶相がスピネル、アノーサイト、フォルステライ
ト、エンスタタイトの少なくとも１種から成るガラスセ
ラミックス焼結体はその熱膨張係数が約6.0 ×10-6/ ℃
であり、銅ータングステン合金から成る金属基体1の熱
膨張係数と近似することから金属基体1 上に絶縁枠体2
を金ー錫合金や半田等のロウ材5 を介し取着したとして
も両者間に両者の熱膨張係数の相違に起因する大きな熱
応力が発生することは殆どなく、絶縁枠体2 を金属基体
1 に極めて強固に取着することが可能となる。
銀等の金属材料から成る金属層4 が被着形成されてお
り、該金属層4 と金属基体1 の上面とを金ー錫合金や半
田等のロウ材5 を介しロウ付けすることによって金属基
体1 上に取着される。この場合、絶縁枠体2 を構成する
主結晶相がスピネル、アノーサイト、フォルステライ
ト、エンスタタイトの少なくとも１種から成るガラスセ
ラミックス焼結体はその熱膨張係数が約6.0 ×10-6/ ℃
であり、銅ータングステン合金から成る金属基体1の熱
膨張係数と近似することから金属基体1 上に絶縁枠体2
を金ー錫合金や半田等のロウ材5 を介し取着したとして
も両者間に両者の熱膨張係数の相違に起因する大きな熱
応力が発生することは殆どなく、絶縁枠体2 を金属基体
1 に極めて強固に取着することが可能となる。
【００１８】また前記絶縁枠体2 の下面に被着される金
属層4 は銅、金、銀等の粉末に適当な有機溶剤、溶媒を
添加混合して得た金属ペーストを絶縁枠体2 となるグリ
ーンシートに予め従来周知のスクリーン印刷法により所
定パターンに印刷塗布しておくことによって絶縁枠体2
の下面に被着される。
属層4 は銅、金、銀等の粉末に適当な有機溶剤、溶媒を
添加混合して得た金属ペーストを絶縁枠体2 となるグリ
ーンシートに予め従来周知のスクリーン印刷法により所
定パターンに印刷塗布しておくことによって絶縁枠体2
の下面に被着される。
【００１９】前記絶縁枠体2 はまたその内部に複数個の
配線導体6 が埋設してあり、該配線導体6 は半導体素子
3 の電極を外部リード端子7 に接続する作用を為し、そ
の一端に外部リード端子7 が、また他端には半導体素子
3 の電極に接続されたボンディングワイヤ8 が各々、取
着される。
配線導体6 が埋設してあり、該配線導体6 は半導体素子
3 の電極を外部リード端子7 に接続する作用を為し、そ
の一端に外部リード端子7 が、また他端には半導体素子
3 の電極に接続されたボンディングワイヤ8 が各々、取
着される。
【００２０】前記配線導体6 は絶縁枠体2 が主結晶相を
スピネル、アノーサイト、フォルステライト、エンスタ
タイトの少なくとも１種から成る低温焼成可能なガラス
セラミックス焼結体で形成されていることから電気抵抗
率の低い銅、金、銀の少なくとも１種で形成することが
でき、配線導体6 を銅、金、銀等で形成すると配線導体
6 全体の電気抵抗値が小さな値となって配線導体6 を伝
播する信号の伝播速度を速いものとなすことができ、そ
の結果、配線導体6 を介して高速駆動を行う半導体素子
3 に信号を正確に出し入れすることが可能となる。
スピネル、アノーサイト、フォルステライト、エンスタ
タイトの少なくとも１種から成る低温焼成可能なガラス
セラミックス焼結体で形成されていることから電気抵抗
率の低い銅、金、銀の少なくとも１種で形成することが
でき、配線導体6 を銅、金、銀等で形成すると配線導体
6 全体の電気抵抗値が小さな値となって配線導体6 を伝
播する信号の伝播速度を速いものとなすことができ、そ
の結果、配線導体6 を介して高速駆動を行う半導体素子
3 に信号を正確に出し入れすることが可能となる。
【００２１】尚、前記銅、金、銀等から成る配線導体6
は前記絶縁枠体2 の下面に被着形成した金属層5 と同様
の方法、具体的には銅、金、銀等の粉末に適当な有機溶
剤、溶媒を添加混合して得た金属ペーストを絶縁枠体2
となるグリーンシートに予め従来周知のスクリーン印刷
法により所定パターンに印刷塗布しておくことによって
絶縁枠体2 の内部に埋設される。
は前記絶縁枠体2 の下面に被着形成した金属層5 と同様
の方法、具体的には銅、金、銀等の粉末に適当な有機溶
剤、溶媒を添加混合して得た金属ペーストを絶縁枠体2
となるグリーンシートに予め従来周知のスクリーン印刷
法により所定パターンに印刷塗布しておくことによって
絶縁枠体2 の内部に埋設される。
【００２２】また前記絶縁枠体2 に埋設した配線導体6
にはその一端に外部リード端子7 が金ー錫合金や半田等
のロウ材を介してロウ付け取着されており、該外部リー
ド端子7 は内部に収容する半導体素子3 の各電極を外部
電気回路に電気的に接続する作用を為し、コバール金属
( 鉄ーニッケルーコバルト合金) や４２アロイ（鉄ーニ
ッケル合金）等の金属をピン状になしたものが使用され
る。
にはその一端に外部リード端子7 が金ー錫合金や半田等
のロウ材を介してロウ付け取着されており、該外部リー
ド端子7 は内部に収容する半導体素子3 の各電極を外部
電気回路に電気的に接続する作用を為し、コバール金属
( 鉄ーニッケルーコバルト合金) や４２アロイ（鉄ーニ
ッケル合金）等の金属をピン状になしたものが使用され
る。
【００２３】前記外部リード端子7 はその外表面にニッ
ケル、金等の耐蝕性に優れ、良導電性で、且つロウ材と
の濡れ性（反応性）が良い金属をメッキ法より1.0 乃至
20.0μm の厚みに層着させておくと、外部リード端子7
の酸化腐食が有効に防止されるとともに外部リード端子
7 と外部電気回路との電気的接続を良好となすことがで
きる。従って、前記外部リード端子7 はその外表面にニ
ッケル、金等の金属をメッキ法より1.0 乃至20.0μm の
厚みに層着させておくことが好ましい。
ケル、金等の耐蝕性に優れ、良導電性で、且つロウ材と
の濡れ性（反応性）が良い金属をメッキ法より1.0 乃至
20.0μm の厚みに層着させておくと、外部リード端子7
の酸化腐食が有効に防止されるとともに外部リード端子
7 と外部電気回路との電気的接続を良好となすことがで
きる。従って、前記外部リード端子7 はその外表面にニ
ッケル、金等の金属をメッキ法より1.0 乃至20.0μm の
厚みに層着させておくことが好ましい。
【００２４】前記絶縁枠体2 はまた更にその上面に金属
層9 が被着形成されており、該金属層9 は絶縁枠体2 に
金属製蓋体10を取着させる際の下地金属層として作用
し、金属層9 に金属製蓋体10を金ー錫合金等のロウ材を
介しロウ付け取着することによって金属基体1 と絶縁枠
体2 と金属製蓋体10とから容器内部に半導体素子3 が気
密に収容される。
層9 が被着形成されており、該金属層9 は絶縁枠体2 に
金属製蓋体10を取着させる際の下地金属層として作用
し、金属層9 に金属製蓋体10を金ー錫合金等のロウ材を
介しロウ付け取着することによって金属基体1 と絶縁枠
体2 と金属製蓋体10とから容器内部に半導体素子3 が気
密に収容される。
【００２５】前記絶縁枠体2 の上面に被着される金属層
9 は銅、金、銀等の金属から成り、絶縁枠体2 の下面に
被着させた金属層4 と同様の方法によって絶縁枠体2 の
上面に被着形成される。
9 は銅、金、銀等の金属から成り、絶縁枠体2 の下面に
被着させた金属層4 と同様の方法によって絶縁枠体2 の
上面に被着形成される。
【００２６】前記絶縁枠体2 の金属層9 にロウ材を介し
てロウ付け取着される金属製蓋体10は、例えばコバール
金属や４２アロイ等の金属から成り、コバール金属等の
インゴット（塊）に圧延加工法や打ち抜き加工法等、従
来周知の金属加工法を施すことによって所定の板状に形
成される。
てロウ付け取着される金属製蓋体10は、例えばコバール
金属や４２アロイ等の金属から成り、コバール金属等の
インゴット（塊）に圧延加工法や打ち抜き加工法等、従
来周知の金属加工法を施すことによって所定の板状に形
成される。
【００２７】かくして本発明の半導体素子収納用パッケ
ージによれば絶縁枠体2 が取着された金属基体1 の半導
体素子載置部1a上に半導体素子３を接着剤を介して載置
固定し、半導体素子３の各電極をボンディングワイヤ8
を介して配線導体6 に接続するとともに金属製蓋体10を
絶縁枠体2 の上面にロウ材を介して接合させることによ
って製品としての半導体装置となる。
ージによれば絶縁枠体2 が取着された金属基体1 の半導
体素子載置部1a上に半導体素子３を接着剤を介して載置
固定し、半導体素子３の各電極をボンディングワイヤ8
を介して配線導体6 に接続するとともに金属製蓋体10を
絶縁枠体2 の上面にロウ材を介して接合させることによ
って製品としての半導体装置となる。
【００２８】尚、本発明は上述の実施例に限定されるも
のではなく、本発明の要旨を逸脱しない範囲であれば種
々の変更は可能である。
のではなく、本発明の要旨を逸脱しない範囲であれば種
々の変更は可能である。
【００２９】
【発明の効果】本発明の半導体素子収納用パッケージに
よれば、絶縁枠体を主結晶相がスピネル、アノーサイ
ト、フォルステライト、エンスタタイトの少なくとも１
種から成る低温焼成可能なガラスセラミックス焼結体で
形成することから絶縁枠体に埋設される配線導体もその
電気抵抗率が低い銅、金、銀の少なくとも１種で形成し
て全体の電気抵抗値を小さな値となすことができ、その
結果、配線導体を伝播する信号はその高速伝播が可能と
なり、高速駆動を行う半導体素子に信号を正確に出し入
れさせて半導体素子を常に正常、且つ安定に作動させる
ことが可能となる。
よれば、絶縁枠体を主結晶相がスピネル、アノーサイ
ト、フォルステライト、エンスタタイトの少なくとも１
種から成る低温焼成可能なガラスセラミックス焼結体で
形成することから絶縁枠体に埋設される配線導体もその
電気抵抗率が低い銅、金、銀の少なくとも１種で形成し
て全体の電気抵抗値を小さな値となすことができ、その
結果、配線導体を伝播する信号はその高速伝播が可能と
なり、高速駆動を行う半導体素子に信号を正確に出し入
れさせて半導体素子を常に正常、且つ安定に作動させる
ことが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体素子収納用パッケージの一実施
例を示す断面図である。
例を示す断面図である。
１・・・・・金属基体 １ａ・・・・半導体素子載置部 ２・・・・・絶縁枠体 ３・・・・・半導体素子 ６・・・・・配線導体
Claims (1)
- 【請求項１】上面に半導体素子が載置される載置部を有
する金属基体上に、前記載置部を囲繞するようにして絶
縁枠体を取着して成る半導体素子収納用パッケージであ
って、前記絶縁枠体は主結晶相がスピネル、アノーサイ
ト、フォルステライト、エンスタタイトの少なくとも１
種から成るガラスセラミックス焼結体で形成され、且つ
該絶縁枠体内に銅、金、銀の少なくとも１種から成る配
線導体が埋設されていることを特徴とする半導体素子収
納用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4334133A JP2740608B2 (ja) | 1992-12-15 | 1992-12-15 | 半導体素子収納用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4334133A JP2740608B2 (ja) | 1992-12-15 | 1992-12-15 | 半導体素子収納用パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06181267A JPH06181267A (ja) | 1994-06-28 |
| JP2740608B2 true JP2740608B2 (ja) | 1998-04-15 |
Family
ID=18273899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4334133A Expired - Fee Related JP2740608B2 (ja) | 1992-12-15 | 1992-12-15 | 半導体素子収納用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2740608B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003007885A (ja) * | 2001-06-26 | 2003-01-10 | Kyocera Corp | 半導体素子収納用パッケージ |
| JP4562319B2 (ja) * | 2001-06-26 | 2010-10-13 | 京セラ株式会社 | 半導体素子収納用パッケージ |
-
1992
- 1992-12-15 JP JP4334133A patent/JP2740608B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06181267A (ja) | 1994-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2740608B2 (ja) | 半導体素子収納用パッケージ | |
| JP3987649B2 (ja) | 半導体素子収納用パッケージ | |
| JP2740602B2 (ja) | 半導体素子収納用パッケージ | |
| JPH06334077A (ja) | 半導体素子収納用パッケージ | |
| JP2515671Y2 (ja) | 半導体素子収納用パッケージ | |
| JPH10209336A (ja) | 半導体素子収納用パッケージ | |
| JP3748399B2 (ja) | 半導体素子収納用パッケージ | |
| JP3792561B2 (ja) | 半導体素子収納用パッケージ | |
| JP2710893B2 (ja) | リード付き電子部品 | |
| JP2668264B2 (ja) | 半導体素子収納用パッケージ | |
| JP2746813B2 (ja) | 半導体素子収納用パッケージ | |
| JP3847247B2 (ja) | 半導体素子収納用パッケージおよびこれを用いた半導体装置 | |
| JP3808421B2 (ja) | 半導体素子収納用パッケージおよびこれを用いた半導体装置 | |
| JPH09162324A (ja) | 半導体素子収納用パッケージ | |
| JP3638547B2 (ja) | 半導体素子収納用パッケージ | |
| JP2784129B2 (ja) | 半導体素子収納用パッケージ | |
| JP2746841B2 (ja) | 配線基板 | |
| JPH05226514A (ja) | 半導体素子収納用パッケージ | |
| JP3847248B2 (ja) | 半導体素子収納用パッケージおよびこれを用いた半導体装置 | |
| JP2514908Y2 (ja) | 半導体素子収納用パッケージ | |
| JP2003068904A (ja) | 半導体素子収納用パッケージ | |
| JPH08125063A (ja) | 配線基板 | |
| JP2002184889A (ja) | 半導体素子収納用パッケージ | |
| JP2003007885A (ja) | 半導体素子収納用パッケージ | |
| JP2001102636A (ja) | 光半導体素子収納用パッケージ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |