JP2719655B2

JP2719655B2 - 波形信号変換装置

Info

Publication number: JP2719655B2
Application number: JP1183329A
Authority: JP
Inventors: 利文国本
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1989-07-14
Filing date: 1989-07-14
Publication date: 1998-02-25
Anticipated expiration: 2013-02-25
Also published as: JPH0346699A; US5134919A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、楽音波形信号など、種々の波形を形成する
のに適した波形信号変換装置に関する。

［従来の技術］従来の波形信号変換装置では、入力波形信号に対する
出力波形信号は一義的に決定されてしまっていた。すな
わち、変換素子や変換テーブルを使用して波形変換を行
なうにあたり、ある値の入力信号に対しては、必ず対応
する一の値の出力信号が得られていた。

［発明が解決しようとする課題］ところで、信号処理やシミュレーション解析、あるい
は楽音合成などの様々な分野では、非線形な信号の取り
扱いが必要となり、さらに、その際、ヒステリシスが生
じる波形変換が必要になっている。

一例をあげれば、信号値が増減する場合に、その増加
時と減少時とで変換軌跡が異なるような波形変換が必要
となる。

しかるに、従来の波形信号変換装置では、単なる非線
形の変換自体は可能であるものの、このようなヒステリ
シスが生じる波形変換を行なうことができなかった。

また、無理に行なおうとすれば回路構成が非常に複雑
になっていた。

本発明は、上記課題に対処するためになされたもの
で、ヒステリシスが生じる波形変換を簡易な回路を用い
て行なうことが可能な波形信号変換装置を提供すること
を目的とする。

［課題を解決するための手段］上記目的を達成するために、本発明の構成上の特徴
は、入力した波形信号を複数のヒステリシスループを有
する変換特性に従って変換出力する波形信号変換装置
を、上記複数のヒステリシスループの各上限値を入力し
て同各上限値のうちのいずれか一つを選択出力するため
の第１選択手段と、上記複数のヒステリシスループの各
下限値を入力して同各下限値のうちのいずれか一つを選
択出力するための第２選択手段と、波形信号を入力して
同入力した波形信号のレベルと上記第１選択手段により
選択出力された一つの上限値とを比較して同入力した波
形信号のレベルが同一つの上限値より大きくなったこと
を検出するための第１比較手段と、波形信号を入力して
同入力した波形信号のレベルと上記第２選択手段により
選択出力された一つの下限値とを比較して同入力した波
形信号のレベルが同一つの下限値より小さくなったこと
を検出するための第２比較手段と、上記第１及び第２比
較手段による各検出結果により更新されて上記複数のヒ
ステリシスループの各上限値及び各下限値に対する入力
した波形信号の現在レベルの大小関係を表す状態値を記
憶保持するとともに、同状態値により上記第１及び第２
選択手段における上限値及び下限値の各選択をそれぞれ
制御する状態制御手段と、波形信号を入力するとともに
同入力した波形信号をそのレベルに従って複数の異なる
変換関数のうちのいずれか一つに従って変換出力するも
のであって、同複数の異なる変換関数のうちのいずれか
一つが上記状態制御手段に記憶保持されている状態値に
より指定される変換手段とで構成したことにある。

［発明の作用及び効果］上記のように構成した本発明においては、第１及び第
２選択手段は状態制御手段により制御されて各一つずつ
の上限値及び下限値をそれぞれ出力しており、入力した
波形信号のレベルが増加して上記上限値より大きくなる
と、これを第１比較器が検出する。また、入力した波形
信号のレベルが減少して上記下限値より小さくなると、
これを第２比較器が検出する。これらの検出に応答し
て、状態制御手段は上記第１又は第２比較手段による検
出結果によって状態値を更新するので、状態値は上記複
数のヒステリシスループの各上限値及び各下限値に対す
る入力した波形信号の現在レベルの大小関係を表すもの
となる。そして、この状態値により第１及び第２選択手
段から選択出力される上限値及び下限値が決定されるの
で、同選択出力された上限値は入力した波形信号の現在
レベルに対して上方のヒステリシスループの上限値を表
すものとなるとともに、同選択出力された下限値は入力
した波形信号の現在レベルに対して下方のヒステリシス
ループの下限値を表すものとなる。このように、入力し
た波形信号のレベルの変化に伴って、状態制御手段に記
憶保持される状態値は順次変更されるともに、同順次変
更される状態値によりヒステリシスループの上限値及び
下限値が順次切り替え選択されることになる。

一方、変換手段は、複数の異なる変換関数のうちで状
態制御手段に記憶保持されている状態値に対応した一つ
変換関数により、入力した波形信号をそのレベルに従っ
て変換出力する。したがって、入力した波形信号は、そ
のレベルに従って複数のヒステリシスループを有する変
換特性に従って変換され、同変換された波形信号のレベ
ルは複雑に変化する。

この場合、第１及び第２選択手段にそれぞれ入力され
る上限値及び下限値として種々の値を採用すれば、複数
のヒステリシスループの各上限値及び各下限値が種々に
変更されるので、簡単な構成で複数のヒステリシスルー
プの上限値及び下限値を種々に変更可能とした複雑な特
性で波形信号を変換できる。また、第１及び第２選択手
段に入力される上限値及び下限値の数の増減により、変
換特性におけるヒステリシスループ数を簡単に種々に変
更できる。さらに、変換手段における変換関数として種
々のものを用意することにより、波形信号の変換カーブ
を簡単に種々に変更できる。

［実施例］以下、図面にもとづいて本発明の実施例を説明する。

第１図は、本発明の第１の実施例にかかる波形信号変
換装置のブロック図である。波形信号は各瞬時値を示す
ディジタルの入力信号INPとして入力され、波形変換
後、ディジタルの出力信号OUTPとして出力される。

ROM10a,10bは、データ変換を行なうためのテーブルを
記憶しており、入力信号で示される変換前のデータ（以
下、入力データという。）をアドレスデータとして入力
することにより、同アドレスデータが示すアドレスに記
憶されたデータが出力される。従って、予めROM10a,10b
の各アドレスにそのアドレスデータに対応した所定の変
換データを記憶せしめておくことにより、所望のデータ
変換を行なうことができる。ここで、ROM10aは第２図
（ａ）に示す関数Ｉの変換パターンを記憶しており、RO
M10bは第２図（ｂ）に示す関数IIの変換パターンを記憶
している。

各ROM10a,10bから出力されるデータは、それぞれセレ
クタ11に入力されている。このセレクタ11は、後述する
第１の状態信号（以下、ST I信号という。）に応じて、
二入力のうち、いずれか一方を選択して出力する。本実
施例では、ST I信号が「０」を示すときROM10aの出力を
選択し、同信号が「１」を示すときにROM10bの出力を選
択する。

入力データは、ROM10a,10bのアドレスとして入力され
る他、比較器12a,12bの比較データとして入力されてい
る。各比較器12a,12bには、セレクタ13a,13bから基準値
（以下、基準データという。）が入力されており、同比
較器12a,12bは基準データと入力データとの大小関係を
判定し、その判定結果を二値信号で示す。この基準デー
タは、変換パターンを変更する際の入力データに対する
臨界点を示すものとなる。

この場合、比較器12aは、入力データの方が基準デー
タより大きい場合に判定結果として“1"を出力し、その
他の場合は“0"を出力する。また、比較器12bは、入力
データの方が基準データより小さい場合に判定結果とし
て“1"を出力し、その他の場合は“0"を出力する。

ここで、セレクタ13a,13bには、第２図（ｃ）に示す
二つづつの基準データt1p,t0pおよびt1m,t0m（t0m＜t1m
＜０＜t1p＜t0p）が入力されており、ST I信号を１クロ
ック遅延した第２の状態信号（以下、ST II信号とい
う。）に応じて、それぞれいずれか一方の基準データを
出力する。ここでは、ST II信号が“1"を示す場合に各
セレクタ13a,13bはそれぞれ基準データt1p,t1mを選択
し、ST II信号が“0"を示す場合にそれぞれ基準データt
0p,t0mを選択する。

比較器12a,12bにおける判定結果はそれぞれオア回路1
4に入力され、オア回路14が両者の論理和を演算してそ
の結果を上記ST I信号としている。そして、このST I信
号はセレクタ11に入力されているとともに、遅延回路15
にも入力されており、この遅延回路15で１クロック遅延
された後、ST II信号となって上述したごとくセレクタ1
3a,13bに入力されている。

すなわち、比較器12a,12bは、入力データと基準デー
タとを比較することによって入力データの変位状況を判
定するとともに、その変位状況に応じて変換パターンを
変更する指示と、基準データを変更する指示とをしてい
ることになる。

次に、上記構成からなる本実施例の波形信号変換装置
における動作について説明する。

ヒステリシスの効果を理解し易くするため、入力デー
タが「０」の値から徐々に増加していき、一定値に達し
た後、徐々に「０」に戻ってくる過程と、入力データが
「０」の値から徐々に減少していき、一定値に達した
後、徐々に「０」に戻ってくる過程との二つの過程を説
明する。

初期状態において、入力データが「０」であると、セ
レクタ13aから出力される基準データt0p,t1pはともに正
の値であるため、いずれの場合であっても比較器12aで
は入力データの方が小さいと判定され、その判定結果は
“0"となる。一方、セレクタ13bから出力される基準デ
ータt0m,t1mはともに負の値であるから、比較器12bでは
入力データの方が大きいと判定され、その判定結果は
“0"となる。すると、オア回路14の二入力は共に“0"と
なり、演算結果であるST I信号も“0"を示す。従って、
セレクタ11はROM10aからのデータを選択し、データ変換
としては第２図（ａ）に示す関数Ｉが選択されることに
なる。

一方、ST I信号を１クロック遅延したST II信号は次
のクロックで“0"を示し、セレクタ13a,13bで選択され
る基準データはそれぞれt0p,t0mとなる。

入力データが徐々に増加する際、しばらくは関数Ｉに
従ってデータ変換がなされるが、入力データの値が基準
データt1pを経てさらに基準データt0pを越えると、比較
器12aの判定結果が“0"から“1"へと変化する。する
と、オア回路14の二入力のうち、一方が“1"となるた
め、オア回路14における演算結果であるST I信号は“1"
を示すことになる。このST I信号が“1"を示すようにな
ると、セレクタ11における選択状態を変化させてROM10b
の出力を選択せしめるため、その時点からデータ変換が
関数IIに従ってなされるようになる。

ST I信号の内容が“0"から“1"へ変化すると、その１
クロック後からST II信号の内容も“0"から“1"へ変化
し、セレクタ13a,13bにおける選択はそれぞれ基準デー
タt0p,t0mから同t1p,t1mへ変化する。ただ、基準データ
t1pは同t0pより小さいため、比較器12aでは以前より小
さな値の基準データと入力データとを比較することにな
る。従って、入力データの方が依然として大きく、判定
結果は“1"のままで変化しない。この状態は入力データ
がさらに大きくなっても変化しない。なぜなら、比較器
12bでは、入力データを負の値の基準データと比較して
いるのであるから、入力データがこれらの値より小さく
なってその判定結果が“1"となることはないし、比較器
12aでは、二つの基準データのうち大きな方のデータと
比較して入力データが大きくなったと判定したのである
から、入力データがさらに増加してもこの状態がくつが
えることはないからである。

次に、入力データが徐々に減少してきたとする。比較
器12aで入力データと比較される基準データはt1pである
から、入力データが減少してt0pより小さくなってもデ
ータ変換の関数は変化せず、関数IIのままである。従っ
て、入力データの値が基準データt1pとt0pの間では増加
時と減少時とでデータ変換の関数が異なることになり、
入力データによって一義的に出力データが決定されてし
まうことがなくなる。そして、入力データが基準データ
t1pより大きくなくなった時点で比較器12aにおける判定
結果が“1"から“0"へと変化し、オア回路14の演算結果
も“1"から“0"へと変化する結果、セレクタ11での選択
がROM10a側へと戻る。すなわち、関数Ｉのデータ変換を
行なうことになる。

また、その１クロック後にはST II信号によってセレ
クタ13aで選択する基準データをt1pからt0pへと変化さ
せるが、入力データが基準データt1pより小さくなった
ことによって、基準データがt1pより大きなt0pに変化し
たのであるから、比較器12aにおける判定結果は変化し
ない。

以後、入力データが「０」まで減少する間もこの状態
は変化しない。

これまでのデータ変換は、第２図（ｃ）の第４象現に
示すところである。

これに対し、入力データが「０」から徐々に減少して
いった場合を考えてみる。入力データが「０」の時は、
前述した初期状態と同じであり、比較器12a,12bの判定
結果はともに“0"、従ってオア回路14の演算結果も“0"
であり、セレクタ11はROM10a側を選択して関数Ｉに従っ
たデータ変換が行なわれる。

これより入力データが徐々に小さくなるときは、ST I
信号の内容が“0"を示すため、遅延回路15を介して得ら
れるST II信号も“0"を示し、セレクタ13bでは基準デー
タt0mが選択されて比較器12bでは基準データt0mと入力
データとの比較が行なわれる。そして、入力データが基
準データt0mより小さくなった時点で比較器12bの判定結
果が“0"から“1"へと変化し、オア回路14の論理演算結
果が“1"となってセレクタ11における選択をROM10b側に
変化させる。

すなわち、関数Ｉから関数IIへと変換パターンが変化
する。また、１クロック後にはST II信号の内容も“0"
から“1"へと変化し、セレクタ13bで選択される基準デ
ータが同t0mから同t1mへ変化する。ただ、この場合、入
力データが基準データt0mより小さくなったことによっ
て比較される基準データが以前より大きな値に変化した
のであるから、比較器12bにおける判定結果は依然“1"
のままとなる。そして、この状態は入力データがさらに
小さくなっても変化しない。なぜなら、正の値の基準デ
ータと負の入力データとを比較する比較器12aの判定が
変化するはずもなく、また、最も小さな基準データより
入力データの方が小さくなったと判定した比較器12bの
判定も入力データがさらに小さくなる間は変化し得ない
からである。

次に、入力データが徐々に大きくなったとする。セレ
クタ13bにおいて選択されている基準データはt1mである
から、入力データがt0mより大きくなっても比較器12bの
状態は変化せず、関数IIに従ったデータ変換がなされ
る。従って、入力データの値が基準データt0mとt1mとの
間では減少時と増加時とでデータ変換の関数が異なるも
のとなるから、先ほどと同様に入力データに対して出力
データが一義的に決定されてしまうことがなくなる。

そして、入力データが基準データt1mより小さくなく
なった時点で比較器12bにおける判定結果が“1"から
“0"へと変化し、オア回路14を介してセレクタ11の選択
をROM10a側へ戻す。このため、変換パターンは関数IIか
ら関数Ｉへと変化する。

比較器12bにおける判定結果が“1"から“0"へと変化
すると、１クロック後にはST II信号の内容も同様に
“1"から“0"へ変化してセレクタ13bでの選択を基準デ
ータt1mからt0mへ変化させるが、入力データが基準デー
タt1mより小さくなくなったことによって基準データがt
1mより小さなt0mに変化したのであるから、この場合も
比較器12bにおける判定結果は変化しない。また、以
後、入力データが「０」まで増加する間もこの状態は変
化しない。

これまでのデータ変換は、第２図（ｃ）の第２象現に
示すところである。

第３図に、本実施例にかかる波形信号変換装置の利用
例を示しているが、楽音信号をこの波形信号変換装置に
入力することにより、以上のヒステリシス効果を与える
波形変換が行なわれ、第４図（ａ）に示す入力波形は第
４図（ｂ）に示す波形となって出力される。

また、変換パターンの関数として、関数Ｉを第５図
（ａ）に示すものとし、関数IIを第５図（ｂ）に示すも
のとすれば、第６図（ａ）に示すような略サインカーブ
を示す入力波形は第６図（ｂ）に示すような波形となっ
て出力される。

第７図は、本発明の第２の実施例にかかる波形信号変
換装置のブロック図を示す。本実施例では、入力データ
の変位状況を検出するため、相連続するクロック時にお
ける二つの入力データを比較し、入力データが増加傾向
にあるか減少傾向にあるかを判定している。そして、そ
の判定結果を前記ST II信号として利用している。

本実施例では、入力データの変位状況を検出するため
に比較器16と遅延回路17とを備えているが、比較器16の
一方の入力には入力データが直接入力され、他方の入力
には遅延回路17を介して１クロック前の時点の入力デー
タが入力されている。すなわち、比較器16は現クロック
時の入力データと１クロック前の時点の入力データとを
比較し、現クロック時の入力データの方が大きい場合に
“1"を出力し、そうでない場合に判定結果として“0"を
出力する。この判定結果は前記ST II信号となってセレ
クタ13a,13bに入力され、各セレクタ13a,13bが選択する
基準データを決定する。セレクタ13bにおいてこのST II
信号によって選択される基準データは前述した第１の実
施例の場合と同じであるが、セレクタ13aにおいては、S
T II信号が“1"を示すときに基準データt0pを選択し、S
T II信号が“0"を示すときに基準データt1pを選択す
る。

その他の回路については第１の実施例と同様である。

次に、上記構成からなる本実施例の波形信号変換装置
における動作を説明する。

入力データが「０」である初期状態では、第１の実施
例となんら異なるところはない。

入力データが増加し始めると、比較器16は現クロック
時の入力データと遅延回路17を介して得られる１クロッ
ク前の入力データとを比較する。この場合、入力データ
は増加していると仮定しているから、比較器16の判定結
果は“1"となり、セレクタ13aに対しては基準データt0p
を選択せしめ、セレクタ13bに対しては基準データt1mを
選択せしめる。従って、入力データが基準データt0pを
越えていない間は、比較器12a,12bにおける判定結果が
“0"となり、オア回路14を介してセレクタ11に対して出
力されるST I信号の内容も“0"となるから、セレクタ11
はROM10aの側を選択し、関数Ｉに従ったデータ変換が行
なわれる。そして、入力データが基準データt0pより大
きくなった時点で比較器12aの判定結果が“0"から“1"
へと変化し、オア回路14を介してセレクタ11の選択をRO
M10aの側からROM10bの側へと変化せしめる。従って、こ
の時点からデータ変換は関数IIに従って行なわれること
になる。

第１の実施例の場合では、この１クロック後にST II
信号が“0"から“1"へと変化し、セレクタ13a,13bにお
ける選択を変化せしめるが、本実施例においては入力デ
ータが増加している限り比較器16の判定結果は変化せ
ず、セレクタ13a,13bにおいて選択される基準データも
変化しない。

しかし、入力データが減少し始めると、比較器16の判
定結果が“1"から“0"へと変化し、セレクタ13aに対し
ては基準データt1pを選択せしめ、セレクタ13bに対して
は基準データt0mを選択せしめる。従って、入力データ
が徐々に減少し、t1pより大きくなくなった時点で比較
器12aにおける判定結果が“1"から“0"へと変化するか
ら、その判定結果はオア回路14を介してセレクタ11にお
ける選択をROM10bの側からROM10aの側へと戻す。この結
果、第１の実施例と同様なデータ変換が行なわれる。こ
の過程は第２図（ｃ）の第４象現に示すものと同じであ
る。

このように入力データが「０」から増加して基準デー
タt0pを越え、その後、徐々に減少した場合は、第１の
実施例と同一になるが、入力データが基準データt1pよ
りは大きくなったものの、基準データt0pを越えていな
いという時点で入力データが減少し始めると、データ変
換の様子が異なる。

入力データが以上のようにして減少し始める直前ま
で、セレクタ11はROM10aの側を選択しているから、関数
Ｉに従ってデータ変換が行なわれている。しかし、入力
データが減少し始めると、比較器16の判定結果が“1"か
ら“0"へ変化するため、セレクタ13aでは基準データt1p
を選択することとなる。入力データはこの基準データt1
pより大きいのであるから、比較器12aの判定結果は“0"
から“1"へと変化し、オア回路14を介してセレクタ11に
おける選択をROM10a側からROM10b側へ変化せしめる。従
って、この時点から関数IIに従ったデータ変換が開始さ
れる。

入力データがさらに減少して基準データt1pより小さ
くなった場合は、上述した場合と同様、関数Ｉに従った
データ変換へと戻る。

この過程を第８図（第４象現）で実線にて示してい
る。

入力データが「０」より小さい場合、セレクタ13bで
は入力データの減少時に基準データt0mが選択され、増
加時に基準データt1mが選択されるが、データ変換の過
程については入力データが正の場合に準じて行なわれ
る。この過程を、第２図（ｃ）の第２象現および第８図
の第２象現に示す。

第９図は、本発明の第３の実施例にかかる波形信号変
換装置のブロック図を示す。

入力信号は前述の実施例と同様比較器12a,12bに入力
され、基準データとの比較が行なわれる。各比較器12a,
12bの判定結果は状態制御回路18に入力され、ハイビッ
ト（以下、Ｈビットという。）とロービット（以下、Ｌ
ビットという。）からなる二進数の制御信号となってい
る。

ＨビットとＬビットは、セレクタ18aのセレクト信号
となり、セレクタ18はその組合せで示される「０」〜
「３」に応じて四入力のいずれか一つを選択して出力す
る。

ここで、ＨビットとＬビットの各組合わせに対してセ
レクト信号は次表のようになる。

なお、ＨビットとＬビットがともに“1"となることは
論理上あり得ず、エラーである。

また、セレクタ18aの四入力は、セレクト信号「０」
〜「３」に対してそれぞれ「±０」，「−１」，「＋
１」，「０」を示す複数ビットのデイジタルデータであ
り、後述する第１の状態番号信号（以下、No I信号とい
う。）の累算データとなる。

セレクタ18aから出力される累算データは、加算器18b
に入力され、この加算器18bは１クロックの遅延回路18c
を介して出力されるNo I信号に上記累算データを加算
し、加算結果を遅延回路18cに出力する。この遅延回路1
8cにはインバータ18dを介してクロック信号が入力され
ているが、これは遅延回路18cでのデータの取り込みを
確実にするためである。

遅延回路18cから出力されるNo I信号は１クロックの
遅延回路19を介して第２の状態番号信号（以下、No II
信号という。）となった後、セレクタ20a,20bに入力さ
れている。

各セレクタ20a,20bには、第10図に示す大小関係にあ
る（ｎ＋１）個づつの基準データが入力されており、No
II信号をセレクト信号としてそれぞれいずれか一つの
基準データを出力する。ここでは、No II信号が示す
「０」〜「ｎ」に対して、a0〜anとb0〜bnが出力されて
いる。なお、基準データb0は入力データの範囲の最小値
を示すデータであり、基準データanは同範囲における最
大値を示すデータである。

状態制御回路18から出力されるNo I信号は、テーブル
指定回路21に入力され、テーブル選択情報信号で示され
るテーブル選択情報を付加される。このテーブル選択情
報信号は、音色に応じて変換パターンの関数や切り換え
臨界点を変更する際に使用するもので、かかる変更を行
なわない場合はテーブル指定回路21も必要ない。No I信
号は、このテーブル選択情報を付加された後、合成回路
22に入力され、この合成回路22で入力データの上位ビッ
トとして合成される。従って、入力データは、その上位
ビットにテーブル選択情報とNo I信号が有する関数情報
とを備えたデータとなり、複数の関数テーブルを備えた
ROM23において当該テーブル選択情報が示すテーブル内
で、No I信号が示す関数に従った所定のデータ変換がな
され得る。なお、ROM23で指定された変換パターンの関
数は、No I信号「０」〜「ｎ」に対応して関数０から関
数ｎまで、（ｎ＋１）個が用意されている。なお、この
（ｎ＋１）個の関数は、それぞれが全く別個のものであ
っても良いし、いくつか同じものがあっても良い。

次に、上記構成からなる本実施例の動作について説明
する。いま、入力データは、基準データa0より小さく、
同b0より大きい値であるとする。初期状態において、No
I信号は「０」であり、遅延回路19を介してセレクタ20
a,20bに入力されるNo II信号も「０」であるため、各セ
レクタ20a,20bにおいては、基準データa0,b0が選択され
ている。

一方、No I信号は入力データの上位ビットに付加され
て関数情報を示すから、ROM23でなされるデータ変換は
関数０に従って行なわれることになる。

比較器12aは入力データを基準データa0と比較する
が、ここでは入力データがa0より小さな値であるとして
いるから、状態制御回路18においてＨビットとなる判定
結果は“0"となる。また、比較器12bは入力データを最
小データである基準データb0と比較するが、入力データ
が同基準データb0より小さくなることはないので、状態
制御回路18においてＬビットとなる判定結果も“0"であ
る。

これらの判定結果は、セレクタ18aにおいてセレクタ
信号「０」を意味し、セレクタ18aは加算器18bに対して
「±０」を出力することになる。従って、No I信号はそ
の値が変化せず、現状を維持することになる。

入力データが徐々に増加しても、基準データa0を越え
ない間は関数０に従ってデータ変換が行なわれる。

入力データが基準データa0を越えると、比較器12aの
判定結果が“1"となり、状態制御回路18のＨビットが
“1"となる。しかし、Ｈビットは“1"となっても、比較
器12bの判定結果は変わらないからＬビットは“0"のま
まであり、この結果、セレクタ18aでのセレクト信号は
「２」を示すことになる。セレクタ18aはセレクト信号
「２」に対して「＋１」を出力するから、加算器18bと
遅延回路18cの作用により１クロック後にNo I信号は
「１」の値となる。No I信号は、上述したようにテーブ
ル指定回路21と合成回路22を経てデータ変換の関数を指
定することになるので、このときよりデータ変換は関数
１に従ってなされることになる。

一方、No I信号は、遅延回路19を介してNo II信号と
なり、セレクタ20a,20bにおいてそれぞれ基準データa1,
b1を選択せしめる。

この時点で、入力データが基準データa1より大きい場
合もあるが、一般的には基準データa0より大きく、か
つ、同a1よりは大きくないのが普通である。従って、比
較器12aの判定結果は“0"となる。

また、少なくとも基準データa0より大きいのであるか
ら、第10図からも明らかなように、基準データb1より小
さくない。このため、比較器12bの判定結果も“0"とな
る。

すなわち、比較器12a,12bにおける判定結果はともに
“0"となるため、セレクタ信号18aにおけるＨビットと
Ｌビットは“0"となり、セレクト信号は「０」を示すこ
とになる。セレクト信号「０」によって選択されるの
は、「±０」であるから、No I信号は現状値「１」を維
持する。

以後、入力データが増加するに連れてNo I信号,No II
信号は徐々に増加し、データ変換の関数と関数の変更点
となる基準データも変化していく。

No I信号が「ｎ」となったときはセレクタ20aにおい
て基準データanが選択されるが、このデータは入力デー
タの範囲の最大値であるため、入力データが同データを
越えることはない。従って、比較器12aの判定結果も
“1"となり得ず、セレクタ18aからも「＋１」が出力さ
れることはないので、No I信号が「ｎ」以上に増加する
こともない。

一方、入力データが減少する場合は、次のようにな
る。理解の便宜のため、入力データが基準データa0を越
え、上述のようにしてNo I信号が「１」となった後、減
少し始めたとする。

比較器12a,12bにおける基準データはそれぞれ同a1,b1
であるから、入力データが両データ間で変動しても比較
器12a,12bの判定結果は変化しない。従って、入力デー
タが基準データa0より小さくなっても同b1より小さくな
ければデータ変換の関数は変化しないことになる。ここ
に、入力データの増加時と減少時とではデータ変換の関
数が異なることとなり、ヒステリシスが生じることにな
る。

入力データが基準データb1より小さくなると、比較器
12bの判定結果が“1"となり、セレクタ18aにおけるＨビ
ットが“0"、Ｌビットが“1"となってセレクト信号を
「１」とし、セレクタ18aに対して「−１」を選択せし
める。すると、加算器18bが現在のNo I信号に「−１」
を加算し、その結果が遅延回路18cに入力される。No I
信号は加算前に「１」であったから、新たなNo I信号は
「０」となる。この結果、セレクタ20a,20bには遅延回
路19を介して「０」の値のNo II信号が入力され、セレ
クタ20a,20bは再度基準データa0,b0を選択するようにな
る。また、新たなNo I信号は、テーブル指定回路21と合
成回路22を経てROM23におけるデータ変換の関数を関数
０にする。

No I信号が「０」となると、セレクタ20bでは基準デ
ータb0が選択されるが、このデータは入力データの範囲
の最小値であるため、入力データはこれより小さくなり
得ない。従って、比較器12bの判定結果も“1"となり得
ず、セレクタ18aから「−１」が出力されることもない
ので、No I信号が「０」以下に減少することはない。

以上述べたように、入力データが増減するとともに、
データ変換の関数が変化し、かつ、その変化点について
は上述したようなヒステリシスが生じる。

なお、初期状態ではNo I信号は「０」であるが、入力
データが基準データa0より遥かに大きい場合がある。か
かる場合は、初期の数クロックの間、比較器12aの判定
結果が“1"となってNo I信号が所定の値まで増加するた
め、以後、上述したような処理が行なわれる。

第11図は、本実施例のROM23に記憶する関数の数例を
グラフで示しており、第12図は、この関数に従って入力
データがデータ変換される過程をグラフで示している。

第12図においては、実線部分が入力データの増加時と
減少時で共通の軌跡をたどる部分であり、二点鎖線が入
力データの増加時における軌跡であり、一点鎖線が入力
データの減少時における軌跡である。

また、第９図の破線で示すように、入力データが増加
傾向にあるのか減少傾向にあるのかを検出する変更方向
検出回路24を備え、その検出結果でNo II信号の最下位
ビットを構成するようにすることもできる。この場合、
変位方向検出回路24は、二入力の比較器と１クロックの
遅延回路から構成され、この比較器の一方の入力には入
力信号を直接入力し、他方の入力には上記遅延回路を介
して入力信号を入力している。従って、比較器は、現ク
ロック時と１クロック前の時点の入力信号を比較し、現
クロック時の入力信号の方が大きい場合に“1"を示す判
定信号を出力し、逆の場合は“0"を示す判定信号を出力
する。

かかる構成とすれば、入力データの増加時にNo I信号
とNo II信号の値が「１」上昇し、減少時に上述したの
と同じ値を示すことになる。従って、より複雑な波形変
換を行なうことができる。

なお、関数を実現するには、関数テーブルを用いる他
にも、演算で行なったり変換素子で行なうことができ
る。

【図面の簡単な説明】

第１図は第１の実施例を示すブロック図、第２図（ａ）
〜（ｃ）はデータ変換の関数を示すグラフ、第３図は波
形信号変換装置の利用例を示すブロック図、第４図
（ａ），（ｂ）は波形変換を示す波形図、第５図
（ａ），（ｂ）はデータ変換の他の関数を示すグラフ、
第６図（ａ），（ｂ）は同関数によってなされる波形
図、第７図は第２の実施例を示すブロック図、第８図は
同実施例におけるデータ変換の関数を示すグラフ、第９
図は第３の実施例を示すブロック図、第10図は同実施例
で使用する基準データの大小関係を示す図、第11図
（ａ）〜（ｃ）は同実施例で使用する関数例を示すグラ
フ、第12図は同実施例におけるデータ変換例を示すグラ
フである。符号の説明 10a,10b,23……ROM、11,13a,13b,18a,20a,20b……セレ
クタ 12a,12b,16……比較器、18b……加算器

Claims

(57)【特許請求の範囲】

【請求項１】入力した波形信号を複数のヒステリシスル
ープを有する変換特性に従って変換出力する波形信号変
換装置において、上記複数のヒステリシスループの各上限値を入力して同
各上限値のうちのいずれか一つを選択出力するための第
１選択手段と、上記複数のヒステリシスループの各下限値を入力して同
各下限値のうちのいずれか一つを選択出力するための第
２選択手段と、波形信号を入力して同入力した波形信号のレベルと上記
第１選択手段により選択出力された一つの上限値とを比
較して同入力した波形信号のレベルが同一つの上限値よ
り大きくなったことを検出するための第１比較手段と、波形信号を入力して同入力した波形信号のレベルと上記
第２選択手段により選択出力された一つの下限値とを比
較して同入力した波形信号のレベルが同一つの下限値よ
り小さくなったことを検出するための第２比較手段と、上記第１及び第２比較手段による各検出結果により更新
されて上記複数のヒステリシスループの各上限値及び各
下限値に対する入力した波形信号の現在レベルの大小関
係を表す状態値を記憶保持するとともに、同状態値によ
り上記第１及び第２選択手段における上限値及び下限値
の各選択をそれぞれ制御する状態制御手段と、波形信号を入力するとともに同入力した波形信号をその
レベルに従って複数の異なる変換関数のうちのいずれか
一つに従って変換出力するものであって、同複数の異な
る変換関数のうちのいずれか一つが上記状態制御手段に
記憶保持されている状態値により指定される変換手段とを備えたことを特徴とする波形信号変換装置。