JP2715730B2 - 同期切替方式 - Google Patents
同期切替方式Info
- Publication number
- JP2715730B2 JP2715730B2 JP3226736A JP22673691A JP2715730B2 JP 2715730 B2 JP2715730 B2 JP 2715730B2 JP 3226736 A JP3226736 A JP 3226736A JP 22673691 A JP22673691 A JP 22673691A JP 2715730 B2 JP2715730 B2 JP 2715730B2
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- JP
- Japan
- Prior art keywords
- circuit
- digital signal
- signal
- matching circuit
- delay
- Prior art date
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- Expired - Lifetime
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- Detection And Prevention Of Errors In Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は同期切替方式に関し、特
にＮ対１ディジタル回線の切替システムを有する送信端
局において、一旦終端されたディジタル信号に送端側で
同期した基準クロックと、基準信号を供給する同期切替
方式に関する。
にＮ対１ディジタル回線の切替システムを有する送信端
局において、一旦終端されたディジタル信号に送端側で
同期した基準クロックと、基準信号を供給する同期切替
方式に関する。
【０００２】
【従来の技術】従来の同期切替方式を図３のブロック
図、図４のタイムチャートにより説明する。図３におい
て、入力ディジタル信号列１１−１〜１１−Ｎは終端部
１０１−１〜１０１−Ｎに入力され、ディジタル信号列
の基準となるフレームパルスを再生し、信号発生回路１
０２から出力される基準クロック及び基準信号に従いク
ロックの乗せ替え、フレーム整合を同一のタイミングで
行い、新しいディジタル信号列及びフレームパルス３−
１〜３−Ｎとして、現用送端部１０３−１〜１０３−Ｎ
及び送端切替スイッチ１０４へ送出される。現用送端部
１０３−１〜１０３−Ｎは入力されたディジタル信号列
に対しフレームパルスを基準として多重処理を行い、デ
ィジタル信号列４−１〜４−Ｎを現用回線へ送出する。
送端切替スイッチ１０４は終端部１０１−１〜１０１−
Ｎより出力される現用回線のディジタル信号列及びフレ
ームパルスを入力し、一つの予備に対しＮ対１の切替え
を行い、いずれかの現用信号列が整合回路１０５へ送ら
れる。整合回路１０５は、信号発生回路１０２より出力
される基準信号２に従いフレーム整合を行う回路であ
る。今、図４に示すように終端部１０１−１〜１０１−
Ｎにおいて基準信号２と同一タイミングでフレーム整合
されたディジタル信号列及びフレームパルスが、送端切
替スイッチ１０４を介して整合回路１０５に入力される
までの間に生じる遅延Ｔｎ（ｎはＮシステム中のｎ番目
のシステム）を１フレーム周期後の基準信号に位相吸収
する回路である。整合回路１０５によって現用システム
に対し１フレーム周期遅れたディジタル信号列及びフレ
ームパルスは、予備送端部１０７に入力され、フレーム
パルスを基準に多重処理を行いディジタル信号列７とし
て予備回線へ送出される。
図、図４のタイムチャートにより説明する。図３におい
て、入力ディジタル信号列１１−１〜１１−Ｎは終端部
１０１−１〜１０１−Ｎに入力され、ディジタル信号列
の基準となるフレームパルスを再生し、信号発生回路１
０２から出力される基準クロック及び基準信号に従いク
ロックの乗せ替え、フレーム整合を同一のタイミングで
行い、新しいディジタル信号列及びフレームパルス３−
１〜３−Ｎとして、現用送端部１０３−１〜１０３−Ｎ
及び送端切替スイッチ１０４へ送出される。現用送端部
１０３−１〜１０３−Ｎは入力されたディジタル信号列
に対しフレームパルスを基準として多重処理を行い、デ
ィジタル信号列４−１〜４−Ｎを現用回線へ送出する。
送端切替スイッチ１０４は終端部１０１−１〜１０１−
Ｎより出力される現用回線のディジタル信号列及びフレ
ームパルスを入力し、一つの予備に対しＮ対１の切替え
を行い、いずれかの現用信号列が整合回路１０５へ送ら
れる。整合回路１０５は、信号発生回路１０２より出力
される基準信号２に従いフレーム整合を行う回路であ
る。今、図４に示すように終端部１０１−１〜１０１−
Ｎにおいて基準信号２と同一タイミングでフレーム整合
されたディジタル信号列及びフレームパルスが、送端切
替スイッチ１０４を介して整合回路１０５に入力される
までの間に生じる遅延Ｔｎ（ｎはＮシステム中のｎ番目
のシステム）を１フレーム周期後の基準信号に位相吸収
する回路である。整合回路１０５によって現用システム
に対し１フレーム周期遅れたディジタル信号列及びフレ
ームパルスは、予備送端部１０７に入力され、フレーム
パルスを基準に多重処理を行いディジタル信号列７とし
て予備回線へ送出される。
【０００３】
【発明が解決しようとする課題】上述したように従来の
同期切替方式では、終端部で整合されたディジタル信号
列及びフレームパルスが予備に切り替えるべく送端切替
スイッチを介して整合回路へ入力されるまでにたえず遅
延が生じ、整合回路通過後の信号は１フレームパルス周
期遅れる可能性がある。すなわち、各受信側の現用シス
テムは、１フレーム周期だけ遅延させることができる遅
延回路を設ける必要があった。したがって回路構成が複
雑になるだけでなく、システム全体の遅延時間が増加す
るという欠点があった。
同期切替方式では、終端部で整合されたディジタル信号
列及びフレームパルスが予備に切り替えるべく送端切替
スイッチを介して整合回路へ入力されるまでにたえず遅
延が生じ、整合回路通過後の信号は１フレームパルス周
期遅れる可能性がある。すなわち、各受信側の現用シス
テムは、１フレーム周期だけ遅延させることができる遅
延回路を設ける必要があった。したがって回路構成が複
雑になるだけでなく、システム全体の遅延時間が増加す
るという欠点があった。
【０００４】
【課題を解決するための手段】本発明の同期切替方式
は、現用回線Ｎ（Ｎは２以上の整数）の上位局からのデ
ィジタル信号の終端部から出力される現用回線Ｎのディ
ジタル信号のいずれか一つを一つの予備回線へ切り替え
る送端切替スイッチと、基準信号および基準クロックを
発生する信号発生回路と、前記基準信号および基準クロ
ックを入力して前記送端切替スイッチにより切り替えて
送出されて来た現用回線のいずれか一つのディジタル信
号および基準フレームパルスの整合を行う整合回路と、
前記整合回路の出力ディジタル信号列を多重処理して予
備回線に送出する予備送端部とを有する同期切替方式に
おいて、前記信号発生器と前記整合回路との間に遅延回
路を挿入して前記基準信号に所定の遅延を与える。
は、現用回線Ｎ（Ｎは２以上の整数）の上位局からのデ
ィジタル信号の終端部から出力される現用回線Ｎのディ
ジタル信号のいずれか一つを一つの予備回線へ切り替え
る送端切替スイッチと、基準信号および基準クロックを
発生する信号発生回路と、前記基準信号および基準クロ
ックを入力して前記送端切替スイッチにより切り替えて
送出されて来た現用回線のいずれか一つのディジタル信
号および基準フレームパルスの整合を行う整合回路と、
前記整合回路の出力ディジタル信号列を多重処理して予
備回線に送出する予備送端部とを有する同期切替方式に
おいて、前記信号発生器と前記整合回路との間に遅延回
路を挿入して前記基準信号に所定の遅延を与える。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例のブロック図、図
２は本実施例のタイムチャートである。
２は本実施例のタイムチャートである。
【０００７】図１において、入力ディジタル信号列１−
１〜１−Ｎは終端部１０１−１〜１０１−Ｎに入力さ
れ、フレームパルスの再生及びディジタル信号列の終端
が行われ、信号発生回路１０２より出力される基準クロ
ック及び基準信号２によってクロックの乗せ替え及びフ
レーム整合を同一タイミングで行う。このフレーム整合
されたディジタル信号列及びフレームパルス３−１〜３
−Ｎは、現用送端部１０３−１〜１０３−Ｎ及び送端切
替スイッチ１０４へ送出される。現用送端部１０３−１
〜１０３−Ｎは入力ディジタル信号列３−１〜３−Ｎに
対しフレームパルスを基準として多重処理を行い、ディ
ジタル信号列４−１〜４−Ｎとして現用回線へ送出す
る。予備回線へ切り替える場合には、基準信号２によっ
てフレーム整合されたディジタル信号列３−１〜３−Ｎ
は送端スイッチ１０４によりＮ対１の切替えが行われ整
合回路１０５へ入力される。今、図２に示す様に、終端
部１０１−ｎ（ｎはＮシステムの中のｎ番目のシステ
ム）より送端切替スイッチ１０４を介して整合回路１０
５へ入力されるまでにはたえず遅延が生じるため、整合
回路１０５へ入力されるフレームパルスの位相は、整合
回路１０５へ入力される基準信号よりｔｎ時間遅れるこ
とになる。遅延回路１０６は信号発生回路１０２の基準
信号に一定の遅延τを与える回路であり、送端切替スイ
ッチ１０４によっていずれのシステムのディジタル信号
列が選択された場合にも整合回路１０５に入力される遅
延後の基準信号６が入力ディジタル信号列及びフレーム
パルスより遅れ、Ｔｎ〈τとなる様に設定されている。
整合回路１０５は遅延回路１０６より入力される基準信
号によって入力ディジタル信号列及びフレームパルスの
整合を行い予備送端部１０７へディジタル信号列及びフ
レームパルスを送出する。予備送端部１０７は従来例と
同様にフレームパルスによってディジタル信号列に多重
処理を行い予備回線へディジタル信号列５を送出する。
送端切替スイッチ１０４によっていずれのシステムが選
択された場合にも、遅延回路１０６により遅延された基
準信号を使用しているので、１フレーム周期遅延するこ
となくフレーム整合されている。したがって予備送端部
１０７の多重処理のタイミングがずれることなく、予備
回線のＮ対１の切替えが可能である。したがって、受信
側においても各システムに設ける遅延回路の規模を小さ
くでき、システム全体の遅延時間を小さくすることが可
能である。
１〜１−Ｎは終端部１０１−１〜１０１−Ｎに入力さ
れ、フレームパルスの再生及びディジタル信号列の終端
が行われ、信号発生回路１０２より出力される基準クロ
ック及び基準信号２によってクロックの乗せ替え及びフ
レーム整合を同一タイミングで行う。このフレーム整合
されたディジタル信号列及びフレームパルス３−１〜３
−Ｎは、現用送端部１０３−１〜１０３−Ｎ及び送端切
替スイッチ１０４へ送出される。現用送端部１０３−１
〜１０３−Ｎは入力ディジタル信号列３−１〜３−Ｎに
対しフレームパルスを基準として多重処理を行い、ディ
ジタル信号列４−１〜４−Ｎとして現用回線へ送出す
る。予備回線へ切り替える場合には、基準信号２によっ
てフレーム整合されたディジタル信号列３−１〜３−Ｎ
は送端スイッチ１０４によりＮ対１の切替えが行われ整
合回路１０５へ入力される。今、図２に示す様に、終端
部１０１−ｎ（ｎはＮシステムの中のｎ番目のシステ
ム）より送端切替スイッチ１０４を介して整合回路１０
５へ入力されるまでにはたえず遅延が生じるため、整合
回路１０５へ入力されるフレームパルスの位相は、整合
回路１０５へ入力される基準信号よりｔｎ時間遅れるこ
とになる。遅延回路１０６は信号発生回路１０２の基準
信号に一定の遅延τを与える回路であり、送端切替スイ
ッチ１０４によっていずれのシステムのディジタル信号
列が選択された場合にも整合回路１０５に入力される遅
延後の基準信号６が入力ディジタル信号列及びフレーム
パルスより遅れ、Ｔｎ〈τとなる様に設定されている。
整合回路１０５は遅延回路１０６より入力される基準信
号によって入力ディジタル信号列及びフレームパルスの
整合を行い予備送端部１０７へディジタル信号列及びフ
レームパルスを送出する。予備送端部１０７は従来例と
同様にフレームパルスによってディジタル信号列に多重
処理を行い予備回線へディジタル信号列５を送出する。
送端切替スイッチ１０４によっていずれのシステムが選
択された場合にも、遅延回路１０６により遅延された基
準信号を使用しているので、１フレーム周期遅延するこ
となくフレーム整合されている。したがって予備送端部
１０７の多重処理のタイミングがずれることなく、予備
回線のＮ対１の切替えが可能である。したがって、受信
側においても各システムに設ける遅延回路の規模を小さ
くでき、システム全体の遅延時間を小さくすることが可
能である。
【０００８】
【発明の効果】以上説明したように本発明は、信号発生
回路と整合回路との間に遅延回路を設けることにより、
受信側の回路構成が簡単でシステム全体の遅延時間を短
かくすることができる。また、受信側で１周期分の遅延
を補正する必要がないので、フレーム同期はずれのない
回線切替システムを構成できる効果がある。
回路と整合回路との間に遅延回路を設けることにより、
受信側の回路構成が簡単でシステム全体の遅延時間を短
かくすることができる。また、受信側で１周期分の遅延
を補正する必要がないので、フレーム同期はずれのない
回線切替システムを構成できる効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】本実施例のタイムチャートである。
【図３】従来の同期切替方式のブロック図である。
【図４】従来例のタイムチャートである。
１０１−１〜Ｎ 終端部 １０２ 信号発生回路 １０３−１〜Ｎ 現用送端部 １０４ 送端切替スイッチ １０５ 整合回路 １０６ 遅延回路 １０７ 予備送端部
Claims (2)
- 【請求項１】 現用回線Ｎ（Ｎは２以上の整数）の上位
局からのディジタル信号の終端部から出力される現用回
線Ｎのディジタル信号のいずれか一つを一つの予備回線
へ切り替える送端切替スイッチと、基準信号および基準
クロックを発生する信号発生回路と、前記基準信号およ
び基準クロックを入力して前記送端切替スイッチにより
切り替えて送出されて来た現用回線のいずれか一つのデ
ィジタル信号および基準フレームパルスの整合を行う整
合回路と、前記整合回路の出力ディジタル信号列を多重
処理して予備回線に送出する予備送端部とを有する同期
切替方式において、前記信号発生器と前記整合回路との
間に遅延回路を挿入して前記基準信号に所定の遅延を与
えることを特徴とする同期切替方式。 - 【請求項２】 前記遅延回路の基準信号に対する遅延量
がＮ個の現用回線の前記終端器から前記送端切替スイッ
チを経由して前記整合回路に到るまでの最大の遅延量よ
り大きく設定されることを特徴とする請求項１記載の同
期切替方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3226736A JP2715730B2 (ja) | 1991-09-06 | 1991-09-06 | 同期切替方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3226736A JP2715730B2 (ja) | 1991-09-06 | 1991-09-06 | 同期切替方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0568023A JPH0568023A (ja) | 1993-03-19 |
| JP2715730B2 true JP2715730B2 (ja) | 1998-02-18 |
Family
ID=16849803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3226736A Expired - Lifetime JP2715730B2 (ja) | 1991-09-06 | 1991-09-06 | 同期切替方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2715730B2 (ja) |
-
1991
- 1991-09-06 JP JP3226736A patent/JP2715730B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0568023A (ja) | 1993-03-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971007 |
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