JP2710183B2 - スイッチトキャパシタ読出回路 - Google Patents
スイッチトキャパシタ読出回路Info
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- JP2710183B2 JP2710183B2 JP3382992A JP3382992A JP2710183B2 JP 2710183 B2 JP2710183 B2 JP 2710183B2 JP 3382992 A JP3382992 A JP 3382992A JP 3382992 A JP3382992 A JP 3382992A JP 2710183 B2 JP2710183 B2 JP 2710183B2
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- capacitor
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Description
【０００１】
【産業上の利用分野】本発明は、物理量を微少な容量の
変化で検出するセンサの信号処理回路におけるスイッチ
トキャパシタ読出回路に関する。
変化で検出するセンサの信号処理回路におけるスイッチ
トキャパシタ読出回路に関する。
【０００２】
【従来の技術】従来、容量の微少な変化を検出する回路
として、スイッチトキャパシタ回路を用いたものが知ら
れている。この回路を用いた例として、１９８３年の
“ＩＥＥＥ Ｃｕｓｔｏｍ Ｃｉｒｃｕｉｔ Ｃｏｎ
ｆ．”の論文集の３８０頁から３８４頁に記載されたワ
イ・イー・パーク（Ｙ．Ｅ．Ｐａｒｋ）等による論文
“ＡｎＭＯＳ ｓｗｉｔｃｈｅｄ−ｃａｐａｃｉｔｉｖ
ｅ ｒｅａｄｏｕｔ ａｍｐｌｉｆｉｅｒ ｆｏｒ ｃ
ａｐａｃｉｔｉｖｅ ｐｒｅｓｓｕｒｅ ｓｅｎｓｏｒ
ｓ”がある。
として、スイッチトキャパシタ回路を用いたものが知ら
れている。この回路を用いた例として、１９８３年の
“ＩＥＥＥ Ｃｕｓｔｏｍ Ｃｉｒｃｕｉｔ Ｃｏｎ
ｆ．”の論文集の３８０頁から３８４頁に記載されたワ
イ・イー・パーク（Ｙ．Ｅ．Ｐａｒｋ）等による論文
“ＡｎＭＯＳ ｓｗｉｔｃｈｅｄ−ｃａｐａｃｉｔｉｖ
ｅ ｒｅａｄｏｕｔ ａｍｐｌｉｆｉｅｒ ｆｏｒ ｃ
ａｐａｃｉｔｉｖｅ ｐｒｅｓｓｕｒｅ ｓｅｎｓｏｒ
ｓ”がある。
【０００３】この論文の回路は、容量型圧力センサの読
出回路として使用されており、室温で１ｆｃの分解能を
持っている。この回路の動作原理を図６の回路図と図７
のタイムチャートを用いて説明する。ここで、センサ１
０のセンサ容量Ｃｓ１１は圧力に応じて変化する容量、
参照容量Ｃｒ１２は参照用の容量、容量Ｃｉ１６は帰還
容量、容量Ｃｐｓ１５は寄生容量である。また、クロッ
クジェネレータ２０からのクロックがインバータ２２，
２３を介してセンサ容量１１，１２に供給され、このセ
ンサ１０の出力が、スイッチングトランジスタ１３と帰
還容量Ｃｉとを接続したオペアンプ１４に供給される。
出回路として使用されており、室温で１ｆｃの分解能を
持っている。この回路の動作原理を図６の回路図と図７
のタイムチャートを用いて説明する。ここで、センサ１
０のセンサ容量Ｃｓ１１は圧力に応じて変化する容量、
参照容量Ｃｒ１２は参照用の容量、容量Ｃｉ１６は帰還
容量、容量Ｃｐｓ１５は寄生容量である。また、クロッ
クジェネレータ２０からのクロックがインバータ２２，
２３を介してセンサ容量１１，１２に供給され、このセ
ンサ１０の出力が、スイッチングトランジスタ１３と帰
還容量Ｃｉとを接続したオペアンプ１４に供給される。
【０００４】時刻ｔ＝ｔ０の時、センサ容量Ｃｓにイン
バータ２２の出力電圧Ｖｐが印加されると、センサ容量
Ｃｓの両端に電荷Ｑｓ＝ＣｓＶｐが蓄積される。次にｔ
＝ｔ１で、スイッチングトランジスタ１３がターンオフ
し、オペアンプ１４の入出力が直流的に開放状態とな
る。ｔ＝ｔ２では、参照容量ＣｒにＶｐが印加されるた
め、参照容量Ｃｒの両端に電荷Ｑｒ＝ＣｒＶｐが蓄積さ
れる。この時、電荷Ｑｏ＝Ｑｓ−Ｑｒが帰還容量Ｃｉに
蓄積される。結局出力Ｖｏｕｔは帰還容量ＣｉにＱｏが
蓄積される電位Ｖｏｕｔ＝Ｑｏ／Ｃｉで安定する。つぎ
にｔ＝ｔ３で、リセットがかかり、また同様なことを繰
り返す。この回路の入出力関係は、 Ｖｏｕｔ＝Ｖｐ（Ｃｓ−Ｃｒ）／Ｃｉ と表わされる。
バータ２２の出力電圧Ｖｐが印加されると、センサ容量
Ｃｓの両端に電荷Ｑｓ＝ＣｓＶｐが蓄積される。次にｔ
＝ｔ１で、スイッチングトランジスタ１３がターンオフ
し、オペアンプ１４の入出力が直流的に開放状態とな
る。ｔ＝ｔ２では、参照容量ＣｒにＶｐが印加されるた
め、参照容量Ｃｒの両端に電荷Ｑｒ＝ＣｒＶｐが蓄積さ
れる。この時、電荷Ｑｏ＝Ｑｓ−Ｑｒが帰還容量Ｃｉに
蓄積される。結局出力Ｖｏｕｔは帰還容量ＣｉにＱｏが
蓄積される電位Ｖｏｕｔ＝Ｑｏ／Ｃｉで安定する。つぎ
にｔ＝ｔ３で、リセットがかかり、また同様なことを繰
り返す。この回路の入出力関係は、 Ｖｏｕｔ＝Ｖｐ（Ｃｓ−Ｃｒ）／Ｃｉ と表わされる。
【０００５】この式から分かるように、この回路の特徴
は、出力がオペアンプ１４の入力側に浮遊する寄生容量
Ｃｐｓに依存しない点と、周囲温度に依存しない点であ
る。従って、この回路を用いることにより微少な容量の
検出を安定に行うことができる。
は、出力がオペアンプ１４の入力側に浮遊する寄生容量
Ｃｐｓに依存しない点と、周囲温度に依存しない点であ
る。従って、この回路を用いることにより微少な容量の
検出を安定に行うことができる。
【０００６】
【発明が解決しようとする課題】上述した前式から分か
るように、この従来の回路ではインバータ２２の出力電
圧を大きくするか、帰還容量Ｃｉ１６を小さくすること
により容易に微少な容量変化を検出することができる。
一般に、インバータの出力電圧は決まっているので、こ
こでは帰還容量Ｃｉ１６を小さくすればよい。ところ
が、この回路では帰還容量Ｃｉ１６をスイッチングトラ
ンジスタ１３のゲート容量と同程度の値まで小さくする
と、スイッチングトランジスタ１３のゲート容量の影響
が無視できなくなり、出力にオフセットとして表われて
しまうという問題がある。
るように、この従来の回路ではインバータ２２の出力電
圧を大きくするか、帰還容量Ｃｉ１６を小さくすること
により容易に微少な容量変化を検出することができる。
一般に、インバータの出力電圧は決まっているので、こ
こでは帰還容量Ｃｉ１６を小さくすればよい。ところ
が、この回路では帰還容量Ｃｉ１６をスイッチングトラ
ンジスタ１３のゲート容量と同程度の値まで小さくする
と、スイッチングトランジスタ１３のゲート容量の影響
が無視できなくなり、出力にオフセットとして表われて
しまうという問題がある。
【０００７】これは、スイッチングトランジスタ１３の
ゲート電位が急速に下がると、ゲート直下では、蓄積さ
れた電荷がインピーダンスの低い出力側に放出される前
にチャネルが消滅してしまうため、オペアンプ１４の入
力側に電荷が残ってしまうためである。
ゲート電位が急速に下がると、ゲート直下では、蓄積さ
れた電荷がインピーダンスの低い出力側に放出される前
にチャネルが消滅してしまうため、オペアンプ１４の入
力側に電荷が残ってしまうためである。
【０００８】本発明の目的は、このような問題を解決
し、スイッチングトランジスタのゲート容量の影響で発
生するオフセットを減少したスイットキャパシタ読出回
路を提供することにある。
し、スイッチングトランジスタのゲート容量の影響で発
生するオフセットを減少したスイットキャパシタ読出回
路を提供することにある。
【０００９】
【課題を解決するための手段】本発明の構成は、クロッ
クにより駆動されるセンサの容量検出用出力を、入出力
端間にスイッチングトランジスタを接続した演算増幅器
を介して出力するスイッチトキャパシタ読出回路におい
て、前記スイッチングトランジスタのゲートに前記クロ
ックを遅延させる遅延回路を配設したことを特徴とす
る。
クにより駆動されるセンサの容量検出用出力を、入出力
端間にスイッチングトランジスタを接続した演算増幅器
を介して出力するスイッチトキャパシタ読出回路におい
て、前記スイッチングトランジスタのゲートに前記クロ
ックを遅延させる遅延回路を配設したことを特徴とす
る。
【００１０】また、本発明において、遅延回路の代り
に、電荷を蓄積するデバイスをスイッチングトランジス
タと直列に配設し、このデバイスと前記スイッチングト
ランジスタがクロックの逆位相でドライブされるように
構成することもできる。
に、電荷を蓄積するデバイスをスイッチングトランジス
タと直列に配設し、このデバイスと前記スイッチングト
ランジスタがクロックの逆位相でドライブされるように
構成することもできる。
【００１１】
【作用】本発明の構成によれば、スイッチングトランジ
スタのスイッチング速度を遅らせることにより、スイッ
チングトランジスタのチャネルが完全に消滅する前にゲ
ート下で蓄積された電荷をインピーダンスが低い出力側
へ追い出すことが出来る。すなわち、スイッチングトラ
ンジスタのゲートに遅延回路を接続することにより、ゲ
ートに印加される矩形波のターンオン、ターンオフ時間
を制御することが出来、スイッチングトランジスタのゲ
ート容量と同程度の容量の変化を検出しようとした場合
に発生するオフセットを著しく低減することができる。
スタのスイッチング速度を遅らせることにより、スイッ
チングトランジスタのチャネルが完全に消滅する前にゲ
ート下で蓄積された電荷をインピーダンスが低い出力側
へ追い出すことが出来る。すなわち、スイッチングトラ
ンジスタのゲートに遅延回路を接続することにより、ゲ
ートに印加される矩形波のターンオン、ターンオフ時間
を制御することが出来、スイッチングトランジスタのゲ
ート容量と同程度の容量の変化を検出しようとした場合
に発生するオフセットを著しく低減することができる。
【００１２】また本発明の他の構成によれば、スイッチ
ングトランジスタがターンオフするとき、同時に余った
電荷を蓄積する動作をさせることが可能となる。すなわ
ち、スイッチングトランジスタと直列に適当なゲート容
量を持つトランジスタを接続し、ドレインとソースを短
絡してＭＯＳキャパシタとして用い、スイッチングトラ
ンジスタのゲートと逆位相でドライブすることにより、
スイッチングトランジスタがターンオフする時だけ電荷
を蓄積する事ができ、スイッチングトランジスタのゲー
ト容量と同程度の容量の変化を検出しようとした場合に
発生するオフセットを著しく低減することができる。
ングトランジスタがターンオフするとき、同時に余った
電荷を蓄積する動作をさせることが可能となる。すなわ
ち、スイッチングトランジスタと直列に適当なゲート容
量を持つトランジスタを接続し、ドレインとソースを短
絡してＭＯＳキャパシタとして用い、スイッチングトラ
ンジスタのゲートと逆位相でドライブすることにより、
スイッチングトランジスタがターンオフする時だけ電荷
を蓄積する事ができ、スイッチングトランジスタのゲー
ト容量と同程度の容量の変化を検出しようとした場合に
発生するオフセットを著しく低減することができる。
【００１３】
【実施例】図１は本発明の第１の実施例を示す回路図で
あり、図２は図１の動作を説明するタイムチャートであ
る。Ｃｓ１１とＣｒ１２はそれぞれセンサ１０の物理量
検出用容量および参照用容量である。抵抗１７とコンデ
ンサ１８が本発明の特徴となる遅延回路２１を構成す
る。この回路の動作は基本的には従来例の図６と同様で
あるが、容量１１と容量１２の差がスイッチングトラン
ジスタ１３のゲート容量と同様な値になったときに効果
が現われる。
あり、図２は図１の動作を説明するタイムチャートであ
る。Ｃｓ１１とＣｒ１２はそれぞれセンサ１０の物理量
検出用容量および参照用容量である。抵抗１７とコンデ
ンサ１８が本発明の特徴となる遅延回路２１を構成す
る。この回路の動作は基本的には従来例の図６と同様で
あるが、容量１１と容量１２の差がスイッチングトラン
ジスタ１３のゲート容量と同様な値になったときに効果
が現われる。
【００１４】前述したようにスイッチングトランジスタ
１３がターンオフするとトランジスタ１３のゲート容量
に蓄積された電荷の一部がオペアンプ１４の入力側へ放
出されてオフセットの原因になってしまうが、図２のタ
イミングのように、遅延回路２１があるためスイッチン
グトランジスタ１３のリセット信号の立上り、立下り時
間に遅れが生じている。
１３がターンオフするとトランジスタ１３のゲート容量
に蓄積された電荷の一部がオペアンプ１４の入力側へ放
出されてオフセットの原因になってしまうが、図２のタ
イミングのように、遅延回路２１があるためスイッチン
グトランジスタ１３のリセット信号の立上り、立下り時
間に遅れが生じている。
【００１５】この結果、スイッチングトランジスタ１３
のゲート下の蓄積電荷はインピーダンスが低い出力側へ
放出される。これにより、スイッチングトランジスタ１
３のゲート容量によるオフセットを減少することができ
る。
のゲート下の蓄積電荷はインピーダンスが低い出力側へ
放出される。これにより、スイッチングトランジスタ１
３のゲート容量によるオフセットを減少することができ
る。
【００１６】図３は本発明の第２の実施例を示す回路図
で、図１の遅延回路２１の代りに、インバータ２５とＭ
ＯＳキャパシタのトランジスタ２６とからなるオフセッ
ト補償回路２４が用いられている。図６と同様に、Ｃｓ
１１とＣｒ１２はそれぞれセンサの物理量検出用容量お
よび参照用容量である。ＭＯＳキャパシタとして用いて
いるトランジスタ２６はリセットトランジスタ１３を急
速にターンオフする際にソース側に流れ込む電荷を吸収
するゲート容量として働く。インバータ２５はスイッチ
ングトランジスタ１３とトランジスタ２６とを逆位相で
ドライブするための素子である。
で、図１の遅延回路２１の代りに、インバータ２５とＭ
ＯＳキャパシタのトランジスタ２６とからなるオフセッ
ト補償回路２４が用いられている。図６と同様に、Ｃｓ
１１とＣｒ１２はそれぞれセンサの物理量検出用容量お
よび参照用容量である。ＭＯＳキャパシタとして用いて
いるトランジスタ２６はリセットトランジスタ１３を急
速にターンオフする際にソース側に流れ込む電荷を吸収
するゲート容量として働く。インバータ２５はスイッチ
ングトランジスタ１３とトランジスタ２６とを逆位相で
ドライブするための素子である。
【００１７】この回路の動作は基本的には図６と同様で
あるが、容量１１と容量１２の差がスイッチングトラン
ジスタ１３のゲート容量と同様な値になったときに、効
果が現われてくる。前述したようにスイッチングトラン
ジスタ１３がターンオフすると、ゲート容量に蓄積され
た電荷の一部がオペアンプ１４の入力側へ放出されてオ
フセットの原因になってしまうが、トランジスタ２６を
スイッチングトランジスタ１３と逆位相でドライブする
事により、オペアンプ１４の入力側へ放出される電荷を
トランジスタ２６のゲートで吸収する。これにより、ス
イッチングトランジスタ１３のゲート容量によるオフセ
ットを減少することができる。
あるが、容量１１と容量１２の差がスイッチングトラン
ジスタ１３のゲート容量と同様な値になったときに、効
果が現われてくる。前述したようにスイッチングトラン
ジスタ１３がターンオフすると、ゲート容量に蓄積され
た電荷の一部がオペアンプ１４の入力側へ放出されてオ
フセットの原因になってしまうが、トランジスタ２６を
スイッチングトランジスタ１３と逆位相でドライブする
事により、オペアンプ１４の入力側へ放出される電荷を
トランジスタ２６のゲートで吸収する。これにより、ス
イッチングトランジスタ１３のゲート容量によるオフセ
ットを減少することができる。
【００１８】図４，図５は本発明の第３，第４の実施例
の回路図で、オフセット補償回路２４ａ，２４ｂとして
ＭＯＳキャパシタトランジスタ２６の代わりにダイオー
ド２７またはコンデンサ２８を用いたものである。これ
らの回路も同様にしてオフセットを減少することができ
る。
の回路図で、オフセット補償回路２４ａ，２４ｂとして
ＭＯＳキャパシタトランジスタ２６の代わりにダイオー
ド２７またはコンデンサ２８を用いたものである。これ
らの回路も同様にしてオフセットを減少することができ
る。
【００１９】
【発明の効果】以上説明したように本発明は、センサな
どに用いられるわずかな容量の微少な変化を読取る検出
回路のオフセットを軽減することができるという効果が
ある。
どに用いられるわずかな容量の微少な変化を読取る検出
回路のオフセットを軽減することができるという効果が
ある。
【図１】本発明の第１の実施例の回路図
【図２】図１の動作を説明するタイムチャート
【図３】本発明の第２の実施例の回路図
【図４】本発明の第３の実施例の回路図
【図５】本発明の第４の実施例の回路図
【図６】従来例の容量検出回路の回路図
【図７】図６の動作を説明するタイムチャート
１０ センサ １１ センサ圧力容量Ｃｓ １２ センサ参照容量Ｃｒ １３ スイッチングトランジスタ １４ オペアンプ １６ 帰還容量 １７ 遅延抵抗 １８ 遅延コンデンサ ２０ クロックジェネレータ ２１ 遅延回路 ２２，２３，２５ インバータ ２４，２４ａ，２４ｂ オフセット補償回路 ２６ ＭＯＳトランジスタ ２７ ダイオード ２８ キャパシタ
Claims (3)
- 【請求項１】 クロックにより駆動されるセンサの容量
検出用出力を、入出力端間にスイッチングトランジスタ
を接続した演算増幅器を介して出力するスイットキャパ
シタ読出回路において、前記スイッチングトランジスタ
のゲートに前記クロックを遅延させる遅延回路を配設し
たことを特徴とするスイッチトキャパシタ読出回路。 - 【請求項２】 遅延回路の代りに、電荷を蓄積するデバ
イスをスイッチングトランジスタと直列に配設し、この
デバイスと前記スイッチングトランジスタがクロックの
逆位相でドライブされるようにした請求項１記載のスイ
ッチトキャパシタ読出回路。 - 【請求項３】 電荷を蓄積するデバイスが、ＭＯＳキャ
パシタ，ダイオード，あるいはコンデンサである請求項
２記載のスイッチトキャパシタ読出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3382992A JP2710183B2 (ja) | 1992-02-21 | 1992-02-21 | スイッチトキャパシタ読出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3382992A JP2710183B2 (ja) | 1992-02-21 | 1992-02-21 | スイッチトキャパシタ読出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05231973A JPH05231973A (ja) | 1993-09-07 |
| JP2710183B2 true JP2710183B2 (ja) | 1998-02-10 |
Family
ID=12397378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3382992A Expired - Lifetime JP2710183B2 (ja) | 1992-02-21 | 1992-02-21 | スイッチトキャパシタ読出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2710183B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2013073161A1 (ja) * | 2011-11-15 | 2015-04-02 | 富士電機株式会社 | 静電容量検出回路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3432780B2 (ja) | 2000-02-22 | 2003-08-04 | 株式会社日立製作所 | 半導体圧力センサ |
| JP4553084B2 (ja) * | 2000-12-11 | 2010-09-29 | 株式会社豊田中央研究所 | 物理量検出回路 |
-
1992
- 1992-02-21 JP JP3382992A patent/JP2710183B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2013073161A1 (ja) * | 2011-11-15 | 2015-04-02 | 富士電機株式会社 | 静電容量検出回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05231973A (ja) | 1993-09-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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