JP2688747B2 - P−n接合部を有する整流器とその製造方法および半導体接合部の製造方法 - Google Patents

P−n接合部を有する整流器とその製造方法および半導体接合部の製造方法

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JP2688747B2 JP61234258A JP23425886A JP2688747B2 JP 2688747 B2 JP2688747 B2 JP 2688747B2 JP 61234258 A JP61234258 A JP 61234258A JP 23425886 A JP23425886 A JP 23425886A JP 2688747 B2 JP2688747 B2 JP 2688747B2
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Description

【発明の詳細な説明】 [産業上の利用分野] この発明は、整流器とその製造方法、特にメサ構造と
不純物制御法による凹状縦断面を有する整流器とその製
造方法に関する。この発明に係る整流器の構成は、その
表面の電界の減少をもたらし、降伏電圧の特性の改良を
もたらす。 [従来の技術] 半導体整流器すなちダイオードは全ての電子製品で使
用されており、回路内で電流の流れの方向の制御を行
う。ダイオードはPN接合から作られており、このPN接合
は、基本的にはN型半導体と接触してP型半導体を具え
る構成である。このような整流器において、電流はP型
材料からN型材料への方向に簡単に流れる。しかし、電
流は反対方向には、すなわちN型半導体からP型半導体
へは容易に流れない。 半導体ダイオードを作るためにいろいろな方法が開発
されている。例えば、P型半導体材料を別個のN型半導
体材料と物理的に密着させることで作ることができる。
しかしながら実際には、PN接合は、通常結晶の2つの部
分間で不純物を制御(すなわち不純物のレベル)するこ
とで均質な結晶を化学的に改質することによって作られ
る。整流器を作るためにしばしば使用される半導体材料
はシリコンである。 シリコンPN接合は、従来公知の特別の注意がなされな
いと、望むシリコンの全体部分でなく、整流器の表面で
降伏状態になる。より高い電圧で降伏状態になれば、低
い電圧で降伏状態になる場合よりも更に注意が必要で表
面の絶縁破壊を防止しなければならない。もし十分な注
意がなされるならば、電子雪崩すなわちツエナー降伏が
通常の電流の流れと反対方向(逆バイアス方向)に発生
し、逆バイアス方向の大きな電気エネルギーパルスさえ
ダイオードを損傷させることはない。ツエナ−降伏モー
ドで作動されているシリコンダイオードは数ボルトから
数百ボルトまでの定電圧(例えば、電力供給出力電圧)
を50ワットまたはそれ以上の電力定格で維持する場合役
に立つ。 整流器にとって、その降伏電圧の少なくとも1/3から1
/2である表面電界強度(単位面積当りの電圧)を有する
ことが高電圧において重要である。適切な表面の形状
で、PN接合のピーク表面電界を減少させることが可能で
あることは従来知られている。例えば、R.L.DaviesとF.
E.Gentryの“PN接合の表面における電界制御”と称する
論文(出典、IEEETransactions on Electoron Devices,
1964年7月,313〜323頁)を参照されたい。 しかしながら、このようなPN接合を作る際に実際上の
問題点がいくつか生じている。事実、ダイオードは強く
ドーピング処理されたP型領域とN型領域を使用するこ
とにより製造されるのが代表的な方法で、両領域間には
高抵抗域が存在する。高抵抗領域の幅は整流器の降伏電
圧を定めるのにクリティカルに働く。 しかしながら、DaviesとGentryの両者によって提案さ
れた形状の構造を具えた従来公知の整流器では、高抵抗
領域の幅が減少すると、整流器表面での降伏電圧が受け
入れがたい水準にまで減少してしまう故に交換する必要
が生じた。 改善された降伏電圧特性を持つ整流器とその製造方法
を開発することは産業上極めて有用であろう。それによ
って降伏電圧の正確な制限が実現される。整流器が製造
される原材料の大部分の半導体における電界よりかなり
低い表面電界をもつ整流器を開発することは更に有用と
なるであろう。このような整流器を簡単に大量生産して
かつ例外的に高温及び逆バイアスに対し安定性をもつよ
うにすべきである。 更に、高度に安定性を高めたこの種の整流器を開発す
ることはなお一層有用である。 [発明の概要] この発明は整流器とその製造方法に関するもので、そ
の製造方法はP型半導体材料層とN型半導体隣接層を有
するPN接合を構成する工程を具える。メサの構造は上記
2層のいずれか1つに形成される。メサは錐台状である
のが望ましい。不純物はメサの頂部に積層されその表面
に高濃度領域を形成する。不純物はこの時頂部表面から
PN接合に向って深く拡散し、メサの幾何構造は、拡散が
メサの内部にすすむにつれ、全体として凹形状を呈する
ようになる。 この製造方法は、更に拡散工程後PN接合の降伏電圧を
測定する工程と、もし測定された電圧があまりにも高い
場合、不純物をメサ内部に深く拡散して低降伏電圧を得
るようにした工程を具える。 整流器用のPN接合は、エピタキシアル層内に形成する
ことができる。ウエフアが100の結晶配向をもつなら
ば、メサをその中で異方性的にエツチングすることがで
きる。その結果を生じるメサの形状はエツチングを規定
するために使われた特定のマスクパターンにより決定さ
れる。 更に、上記製造方法は不活性化層をメサ側壁に被覆す
る工程を具える。 この発明に係る整流器は、P型半導体材料層とN型半
導体隣接層から形成されたPN接合を具え、上記2層のい
ずれか一層はメサを形成している。高濃度領域はメサの
頂部からPN接合に向かって広がり、高濃度領域はメサの
頂部からみると全体として凹形状を呈する。高濃度領域
の周囲とPN接合間の距離は前記領域の中心部とPN接合間
の距離より大きい。整流器は更に、電界シールドを具え
るようメサの少なくとも一部分をおおう金属層を具え
る。高濃度領域の深さは、整流器用の所望の降伏電圧を
得るよう調節可能である。 [実施例] この発明に係る整流器は、降伏電圧特性が改善され特
に整流器表面での高い降伏電圧を得るメサ構造を利用す
る。それは強くドーピングされたP型及びN型領域間に
高抵抗領域を備えることによって達成される。つまり、
高抵抗領域の幅はその中央部においてよりもその端で大
きくなる。高低抗部分は、大半の半導体部分よりメサの
傾斜側壁に沿ってより広くなるので、高い降伏電圧を整
流器表面で実現できる。 この整流器は、第一図に示す通り、P型半導体材料12
の層とN型半導体材料14の隣接層をもつPN接合から製造
される。PN接合10は、100の結晶配向を有するエピタキ
シアルシリコンウエフアを構成する。N−エピタキシア
ル層14はP+基板12上で成長する。 不純物は第2図で示す高濃度N+領域16を形成するよ
うエピタキシアル層14の表面に積層する。この時、第3
図に示す通り、シリコン窒化物層18が高濃度領域16の頂
部に積層される。従来の技術例えばマスキングとエツチ
ングがシリコン窒化物層18に選択自在のパターンを形成
するため使われてきた。第4図に示す通り、シリコン窒
化物層18中のパターンは20で示す領域でのシリコン窒化
物の除去の結果生じる。従って図面ではシリコン窒化物
層18がその領域に存在している。その結果生ずるパター
ンは第5図に示すメサ22を作るようにマスクとしてシリ
コン窒化物層18を用いて異方性的にエツチングされて島
状のメサを形成する。好ましい実施例としては、メサは
錐台状である。100の結晶配向をもつエピタキシアルウ
エフアを使用することによって、メサの壁角度は公知の
異方性エツチング技術により一貫的に再生可能である。 メサの断面形状は使用したマスクのパターンにより指
示される。もしシリコン窒化物マスク18のパターンが第
5図に示す通り円であるならば、断面円形の円錐形メサ
が出来上る。もし正方形のマスクパターンを用いると、
丸いコーナー部を持つ断面略正方形のメサが出来上る。
むろん、好みに応じて他の形状のメサを作ることができ
る。 第5図に示す構造体はメサの頂部にシリコン窒化物層
18を具え、これは高濃度N+領域16と、高抵抗N−領域
14と、メサのベースで強くドーピングされたP+領域12
からなっている。この時点で、酸化物SiO226の厚い被膜
を整流器上に成長させる。酸化物層はシリコン窒化物18
のないところすなわち各メサ22の側壁上でのみ成長す
る。これによってシリコン窒化物18は、メサをエツチン
グする際使用されるマスクになると共に、酸化物層を積
層する際使用マスクとして役立つという2重の目的を果
たす。酸化物層26は整流器の安定性を高める。該不活性
化層は安定した高い電圧のジャンクションとしての安全
性を保証しかつ装置の表面を電気的に安定させかつまた
不活性化した部分を有害な環境の影響に対し阻止する役
目を果たす。 二酸化珪素層26が成長した後、高濃度領域16を従来の
拡散技術によりPN接合部に向かってメサ中に深く移動さ
せる。第7図に図示の通り、メサの幾何構造はメサ22中
に該領域が浸透するにつれ拡散部が全般に凹形状を呈す
るようになる。 凹形状は周辺端30と中央部28を有する点線部によって
表示される。高濃度領域16の周辺端30とウエフア基板12
との間の距離は、中央部28とウエフア基板12との間の距
離より大きい。従って、高抵抗N−領域14は、それがメ
サの中央部内にあるよりもメサ22の側壁部24に沿ってよ
り広く、その結果整流器の表面でより高い降伏電圧を生
むことになる。 高濃度領域を第7図で示すメサに拡散した後、整流器
の降伏電圧は測定針を接合部と電気的に破過している窒
化シリコン層18間に当て測定することができる。 もし降伏電圧があまり高すぎることが判明したなら
ば、その時高濃度領域を形成する不純物をメサの中によ
り深く拡散する工程を追加する。測定及び拡散工程は望
ましい降伏電圧が達成されるまで必要に応じ何度も繰り
返す。このようにして、たとえエピタキシアル層の厚み
と抵抗領域の抵抗率がその意図された仕様から変化して
も非常に正確な降伏電圧を有する整流器を製造すること
は可能である。この利点はツエナーダイオードの製造に
非常に有益である。なぜなら正確なツエナー降伏電圧を
具えることが重要であるからである。従来は、ツエナ−
ダイオ−ドが厳格な降伏電圧要件を満足させないなら
ば、製造中ツエナーダイオードを破棄する必要が度々生
じた。 本願発明においては、整流器が製造工程中正確な電圧
用に最適設計できるので整流器の破棄という無駄な浪費
を防止する。 高濃度領域が所定の深さに移動された後、シリコン窒
化物層は除去され金属化層32,34がウエフアの頂部と底
部に積層される。感光性樹脂膜技術がウエフアの表面に
所望の金属パターンを形成するために使われ、その金属
パターンはPN接合が個々の整流器としてパッケージされ
る時リード線を取付けできるようにしている。金属化層
32は第8図に示す電界シールドとして機能するようメサ
傾斜の全部又は一部をおおう。あるいは金属化層32をメ
サの頂部にのみかぶせることもでき、この場合電界シー
ルドは存在しない。 金属化の後、各ウエフア上の個々のダイオードはテス
トされマークを付され、そしてウエフアは個々のダイオ
ードに切断される。それから、従来の方法で個々のダイ
オードとして製品化される。上記方法はこの発明の精神
と範囲に反しない限り種々の点で変更可能である。例え
ば、図面に示したP型及びN型材料を逆にすることも可
能である。かくして、P−エピタキシアル層をもつN+
基板を具えた半導体ウエフアを使用することも可能であ
る。この場合、高濃度領域はP+拡散を用いて作られ
る。 この方法はまた、メサのエッチングと酸化の後高濃度
領域の積層を行うよう変更可能である。追加の拡散によ
りメサの頂部により精巧な整流器を作ることも可能であ
る。更に、追加拡散を行うことでプロセス中で異る点の
接触抵抗をより低くすることも可能である。 メサ構造体を作るためには他の製造技術を使っていも
よい。例えば、メサはウエフアを機械的に切しても製造
できる。メサがどのように製造されるかどうかにかかわ
らず、この発明の重要なポイントはメサが形成された後
PN接合に対し高濃度領域を移動することである。 このような方法で、拡散部は必要な凹形状をもち、そ
の結果生ずる高抵抗領域は中央部においてよりその周辺
に沿って広くなる。 以上、この発明を望ましい実施例について説明した
が、その具体的構成はこの発明の範囲内で種種変更可能
である。
【図面の簡単な説明】 第1図はこの発明におけるP+基板上にN−エピタキシ
アル層をもつエピタキシアルウエフアの断面図、第2図
は不純物がN+高濃度領域を形成するように積層された
第1図ウエフアの断面図、第3図はシリコン窒化物層が
積層した第2図ウエフアの断面図、第4図はシリコン窒
化物層がメサの位置を画定するため選択的に取除かれた
後の第3図のウエフアの断面図、第5図は前記メサがエ
ッチング処理された後のウエフアの斜視図、第6図は酸
化物の不活性化層がメサの側壁上で成長した後の第5図
メサの断面図、第7図はN+高濃度領域がPN接合的に向
かってメサ内部に深く拡散された後のメサの断面図、第
8図は金属化層が側壁の頂部と側壁の一部に被覆された
後の第7図メサの断面図である。 10……PN接合、24……側壁面 12……P型半導体材料、28……中央部 14……N型半導体材料、30……周辺部 16……高濃度N+領域、32……金属化層 18……シリコン窒化物層 22……メサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ムニ エム.ミッチェル アメリカ合衆国、ニューヨーク州 11746 ハンテイングトン、ハイロフト コート 78 (56)参考文献 特開 昭50−110571(JP,A) 特公 昭47−31872(JP,B2) 特公 昭48−26430(JP,B2)

Claims (1)

  1. (57)【特許請求の範囲】 1.降伏電圧特性が改善されたP−N接合を有する整流
    器であって、 エピタキシャル層の最上面におけるメサ頂部およびこの
    メサ頂部からウエファー基板に向かって外方に傾斜し基
    板中に延びているメサ側壁を具え、 一方の導電型の半導体基板上に他方の導電型の半導体層
    をエピタキシャル状に成長させたP−Nウエファーのエ
    ピタキシャル層中にあるメサと、 エピタキシャル層の表面にあり、エピタキシャル層の残
    部とは同一導電型で、前記基板とは反対の極性を有して
    前記メサの頂部まで十分にカバーし、このためにエピタ
    キシャル層の残部との間の接合がメサ側壁と交差する高
    濃度半導体領域と、 エピタキシャル層と基板との間および高濃度半導体領域
    とエピタキシャル層残部との間の接合部をカバーし前記
    メサを不活性化させるためにメサ側壁に設けられた酸化
    物層と、から構成され、 前記高濃度半導体領域は、前記メサの頂部から前記エピ
    タキシャル層中に延びているが、前記メサの底部を越え
    ることはなく、かつ高濃度半導体領域とウエファー基板
    との間の距離がメサの傾斜側壁方向において順次増加す
    るようなほぼ凹面形状を有するように形成したことを特
    徴とするP−N接合部を有する整流器。 2.請求項1において、前記高濃度半導体領域の深さ
    は、その整流器における所定の降伏電圧の設定値より定
    めることを特徴とする整流器。 3.請求項1において、前記メサは、錐台状であること
    を特徴とするP−N接合部を有する整流器。 4.請求項1において、前記エピタキシャル層および基
    板は、メサの側壁と交差する十分に平坦なP−N接合部
    を形成してなることを特徴とするP−N接合部を有する
    整流器。 5.請求項1において、電界シールドを与えるため、前
    記高濃度半導体領域とメサ側壁のすくなくとも一部分の
    酸化物層をカバーする金属層を含むことを特徴とするP
    −N接合部を有する整流器。 6.請求項1において、前記酸化物層は、成長した酸化
    物層であることを特徴とするP−N接合部を有する整流
    器。 7.請求項1において、前記エピタキシャル層の残部
    は、降伏点で全く空乏状態となることを特徴とするP−
    N接合部を有する整流器。 8.メサ形状を、一方の導電型の半導体基板上に他方の
    導電型の半導体層をエピタキシャル状に成長させたP−
    Nウエファーのエピタキシャル層中に形成するととも
    に、メサ頂部がエピタキシャル層の最上面なるように
    し、メサ側壁はメサ頂部からウエファ−基板にかけて外
    方に傾斜するように形成する工程、 メサ頂部を十分にカバーし、そのため、エピタキシャル
    層の残部との接合部はメサの側壁と交差するエピタキシ
    ャル層の残部と同一導電型の高濃度半導体領域をエピタ
    キシャル層の表面に形成する工程、 前記高濃度半導体領域をメサ頂部からエピタキシャル層
    にメサ基部を越えないようにより深く移動させ、高濃度
    半導体領域がエピタキシャル層に浸透するにつれ全体と
    して凹面状を呈するようにし、高濃度半導体領域とメサ
    の傾斜側壁に隣接するウエファー基板との距離がメサ中
    央部と基板間のそれよりも大きくなるようにする工程、 以上の工程からなるP−N接合部を有する整流器の製造
    方法。 9.一方の導電型の半導体基板上に他方の導電型の半導
    体層をエピタキシャル状に成長させるP−Nウエファー
    のエピタキシャル層中に形成され、その頂部がエピタキ
    シャル層の最上面になり、側壁は頂部からウエファー基
    板にかけて外方に傾斜するように形成されたメサと、 エピタキシャル層の表面に形成され、メサ頂部を十分に
    カバーし、そのためエピタキシャル層の残部との接合部
    はメサの側壁と交差する高濃度半導体領域と、を具え、 前記高濃度半導体領域はメサ頂部からエピタキシャル層
    中にメサ基部を越えないようにより深く移動しており、
    高濃度半導体領域がエピタキシャル層に浸透するにつれ
    全体として凹面状を呈し、高濃度半導体領域とメサの傾
    斜側壁に隣接するウエファー基板との距離がメサ中央部
    と基板間のそれよりも大きくなるように構成されたP−
    N接合部を有する整流器。
JP61234258A 1985-10-04 1986-10-01 P−n接合部を有する整流器とその製造方法および半導体接合部の製造方法 Expired - Lifetime JP2688747B2 (ja)

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Application Number Priority Date Filing Date Title
US06/784,451 US4740477A (en) 1985-10-04 1985-10-04 Method for fabricating a rectifying P-N junction having improved breakdown voltage characteristics
US784451 1985-10-04

Publications (2)

Publication Number Publication Date
JPS62118583A JPS62118583A (ja) 1987-05-29
JP2688747B2 true JP2688747B2 (ja) 1997-12-10

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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4740477A (en) * 1985-10-04 1988-04-26 General Instrument Corporation Method for fabricating a rectifying P-N junction having improved breakdown voltage characteristics
EP0310836A3 (de) * 1987-10-08 1989-06-14 Siemens Aktiengesellschaft Halbleiterbauelement mit einem planaren pn-Übergang
US4904610A (en) * 1988-01-27 1990-02-27 General Instrument Corporation Wafer level process for fabricating passivated semiconductor devices
US5166769A (en) * 1988-07-18 1992-11-24 General Instrument Corporation Passitvated mesa semiconductor and method for making same
US4980315A (en) * 1988-07-18 1990-12-25 General Instrument Corporation Method of making a passivated P-N junction in mesa semiconductor structure
DE3841149A1 (de) * 1988-12-07 1990-06-13 Asea Brown Boveri Verfahren zur herstellung einer leistungshalbleiterdiode
US5079176A (en) * 1990-03-26 1992-01-07 Harris Corporation Method of forming a high voltage junction in a dielectrically isolated island
US5150176A (en) * 1992-02-13 1992-09-22 Motorola, Inc. PN junction surge suppressor structure with moat
US5268310A (en) * 1992-11-25 1993-12-07 M/A-Com, Inc. Method for making a mesa type PIN diode
EP0671770B1 (en) * 1993-02-09 2000-08-02 GENERAL SEMICONDUCTOR, Inc. Multilayer epitaxy for a silicon diode
US5399901A (en) * 1994-04-20 1995-03-21 General Instrument Corp. Semiconductor devices having a mesa structure and method of fabrication for improved surface voltage breakdown characteristics
DE69529490T2 (de) * 1994-04-20 2003-08-14 Gen Semiconductor Inc Halbleiteranordnung mit Mesastruktur
FR2719416B1 (fr) * 1994-04-29 1996-07-05 Thomson Lcd Procédé de passivation des flancs d'un composant semiconducteur à couches minces.
DE19538853A1 (de) * 1995-10-19 1997-04-24 Bosch Gmbh Robert Halbleiteranordnung und Verfahren zur Herstellung einer Halbleiteranordnung
US5640043A (en) * 1995-12-20 1997-06-17 General Instrument Corporation Of Delaware High voltage silicon diode with optimum placement of silicon-germanium layers
US6013358A (en) * 1997-11-18 2000-01-11 Cooper Industries, Inc. Transient voltage protection device with ceramic substrate
US5930660A (en) * 1997-10-17 1999-07-27 General Semiconductor, Inc. Method for fabricating diode with improved reverse energy characteristics
US5882986A (en) * 1998-03-30 1999-03-16 General Semiconductor, Inc. Semiconductor chips having a mesa structure provided by sawing
US20020163059A1 (en) * 2000-02-17 2002-11-07 Hamerski Roman J. Device with epitaxial base
SE0002179D0 (sv) * 2000-06-13 2000-06-13 Abb Research Ltd A method for producing a pn-junction
US20040075160A1 (en) * 2002-10-18 2004-04-22 Jack Eng Transient voltage suppressor having an epitaxial layer for higher avalanche voltage operation
US20050194584A1 (en) * 2003-11-12 2005-09-08 Slater David B.Jr. LED fabrication via ion implant isolation
US7592634B2 (en) * 2004-05-06 2009-09-22 Cree, Inc. LED fabrication via ion implant isolation
US20070077738A1 (en) * 2005-10-03 2007-04-05 Aram Tanielian Fabrication of small scale matched bi-polar TVS devices having reduced parasitic losses
JP5213350B2 (ja) * 2007-04-26 2013-06-19 関西電力株式会社 炭化珪素ツェナーダイオード
DE102018113573B4 (de) * 2018-06-07 2022-11-03 Semikron Elektronik Gmbh & Co. Kg Patentabteilung Diode mit einem Halbleiterkörper
JP7331672B2 (ja) * 2019-12-09 2023-08-23 富士通株式会社 半導体デバイス、これを用いた無線受信器、及び半導体デバイスの製造方法

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL246742A (ja) * 1958-12-24
US3089794A (en) * 1959-06-30 1963-05-14 Ibm Fabrication of pn junctions by deposition followed by diffusion
NL262701A (ja) * 1960-03-25
NL268758A (ja) * 1960-09-20
US3333326A (en) * 1964-06-29 1967-08-01 Ibm Method of modifying electrical characteristic of semiconductor member
US3370209A (en) * 1964-08-31 1968-02-20 Gen Electric Power bulk breakdown semiconductor devices
US3413527A (en) * 1964-10-02 1968-11-26 Gen Electric Conductive electrode for reducing the electric field in the region of the junction of a junction semiconductor device
US3491434A (en) * 1965-01-28 1970-01-27 Texas Instruments Inc Junction isolation diffusion
US3378915A (en) * 1966-03-31 1968-04-23 Northern Electric Co Method of making a planar diffused semiconductor voltage reference diode
US3368301A (en) * 1966-04-06 1968-02-13 Kinberg Benjamin Rocket toy
US3432919A (en) * 1966-10-31 1969-03-18 Raytheon Co Method of making semiconductor diodes
US3701696A (en) * 1969-08-20 1972-10-31 Gen Electric Process for simultaneously gettering,passivating and locating a junction within a silicon crystal
US3669773A (en) * 1970-02-24 1972-06-13 Alpha Ind Inc Method of producing semiconductor devices
US3633321A (en) * 1970-07-21 1972-01-11 Roto Finish Co Flexible gate for a vibratory finishing machine
US3699402A (en) * 1970-07-27 1972-10-17 Gen Electric Hybrid circuit power module
US3674995A (en) * 1970-08-31 1972-07-04 Texas Instruments Inc Computer controlled device testing and subsequent arbitrary adjustment of device characteristics
US3617821A (en) * 1970-09-17 1971-11-02 Rca Corp High-voltage transistor structure having uniform thermal characteristics
US3746587A (en) * 1970-11-04 1973-07-17 Raytheon Co Method of making semiconductor diodes
US3689993A (en) * 1971-07-26 1972-09-12 Texas Instruments Inc Fabrication of semiconductor devices having low thermal inpedance bonds to heat sinks
JPS4826430A (ja) * 1971-08-11 1973-04-07
US3781925A (en) * 1971-11-26 1974-01-01 G Curtis Pool water temperature control
US3767485A (en) * 1971-12-29 1973-10-23 A Sahagun Method for producing improved pn junction
US3832246A (en) * 1972-05-22 1974-08-27 Bell Telephone Labor Inc Methods for making avalanche diodes
US3849789A (en) * 1972-11-01 1974-11-19 Gen Electric Schottky barrier diodes
DE2324780C3 (de) * 1973-05-16 1978-07-27 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zum Herstellen eines Halbleiterbauelements
JPS50110571A (ja) * 1974-02-07 1975-08-30
US3895429A (en) * 1974-05-09 1975-07-22 Rca Corp Method of making a semiconductor device
US3954524A (en) * 1974-07-26 1976-05-04 Texas Instruments Incorporated Self-aligning photoresist process for selectively opening tops of mesas in mesa-diode-array structures
GB1485015A (en) * 1974-10-29 1977-09-08 Mullard Ltd Semi-conductor device manufacture
US4064620A (en) * 1976-01-27 1977-12-27 Hughes Aircraft Company Ion implantation process for fabricating high frequency avalanche devices
JPS5313366A (en) * 1976-07-22 1978-02-06 Fujitsu Ltd Manufacture of mesa-type semiconductor device
US4047196A (en) * 1976-08-24 1977-09-06 Rca Corporation High voltage semiconductor device having a novel edge contour
DE2755168A1 (de) * 1977-12-10 1979-06-13 Itt Ind Gmbh Deutsche Verfahren zur herstellung von halbleiterbauelementen
US4138280A (en) * 1978-02-02 1979-02-06 International Rectifier Corporation Method of manufacture of zener diodes
US4255757A (en) * 1978-12-05 1981-03-10 International Rectifier Corporation High reverse voltage semiconductor device with fast recovery time with central depression
US4373255A (en) * 1979-06-19 1983-02-15 The United States Of America As Represented By The Secretary Of The Air Force Method of making oxide passivated mesa epitaxial diodes with integral plated heat sink
JPS57166078A (en) * 1981-04-06 1982-10-13 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device
GB2113907B (en) * 1981-12-22 1986-03-19 Texas Instruments Ltd Reverse-breakdown pn junction devices
JPS60186071A (ja) * 1984-03-05 1985-09-21 Nec Corp 半導体装置の製造方法
US4740477A (en) * 1985-10-04 1988-04-26 General Instrument Corporation Method for fabricating a rectifying P-N junction having improved breakdown voltage characteristics

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Publication number Publication date
DE3686017D1 (de) 1992-08-20
JPH1041314A (ja) 1998-02-13
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