JP2684597B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2684597B2 JP2684597B2 JP8451095A JP8451095A JP2684597B2 JP 2684597 B2 JP2684597 B2 JP 2684597B2 JP 8451095 A JP8451095 A JP 8451095A JP 8451095 A JP8451095 A JP 8451095A JP 2684597 B2 JP2684597 B2 JP 2684597B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上等に集積
化された半導体装置の製造方法に関し、特に無線通信装
置等に用いるマイクロ波帯またはミリ波帯での電圧増幅
等に用いられるマイクロ波モノリシックＩＣ（ＭＭＩ
Ｃ：Microwave Monolithic IntegratedCircuit ）等の
半導体装置の製造方法に関する。
化された半導体装置の製造方法に関し、特に無線通信装
置等に用いるマイクロ波帯またはミリ波帯での電圧増幅
等に用いられるマイクロ波モノリシックＩＣ（ＭＭＩ
Ｃ：Microwave Monolithic IntegratedCircuit ）等の
半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、携帯用無線電話機等の普及に伴
い、近い将来利用可能な電波資源の逼迫が予想され、新
たな周波数資源の開発が期待されている。ＨＥＭＴ（Hi
gh Electron Mobility Transistor ：高電子移動度トラ
ンジスタ）等化合物半導体の発達により、数十GHz とい
う非常に高い周波数であっても小型かつ低価格な増幅器
の実現が可能となり、マイクロ波帯、ミリ波帯といった
従来あまり利用されることのなかった周波数帯域の電波
の利用の道が開けつつある。
い、近い将来利用可能な電波資源の逼迫が予想され、新
たな周波数資源の開発が期待されている。ＨＥＭＴ（Hi
gh Electron Mobility Transistor ：高電子移動度トラ
ンジスタ）等化合物半導体の発達により、数十GHz とい
う非常に高い周波数であっても小型かつ低価格な増幅器
の実現が可能となり、マイクロ波帯、ミリ波帯といった
従来あまり利用されることのなかった周波数帯域の電波
の利用の道が開けつつある。
【０００３】前述のような高周波用の半導体集積回路に
おいて、ＨＥＭＴ等の能動素子の接地回路は重要であ
る。それは、この接地回路のインピーダンスが高かった
り、他の回路との結合があると、通信装置の性能低下や
自己発振といった障害を引き起こすためである。このよ
うな高い周波数では信号の伝送線路を分布定数回路とし
て設計する必要があるが、半導体装置においては、半導
体基板自身を誘電体とし、裏面全体を接地面として、表
面に形成した金属配線をマイクロストリップ線路とする
のが一般的である。そのため、基板表面にある能動素子
の接地をとる場合には、基板を貫通する穴（ＶＩＡホー
ル）を開けて裏面（接地面）に接続すれば、接地回路の
インピーダンス、あるいは他の回路との結合を非常に低
くすることが可能となる。
おいて、ＨＥＭＴ等の能動素子の接地回路は重要であ
る。それは、この接地回路のインピーダンスが高かった
り、他の回路との結合があると、通信装置の性能低下や
自己発振といった障害を引き起こすためである。このよ
うな高い周波数では信号の伝送線路を分布定数回路とし
て設計する必要があるが、半導体装置においては、半導
体基板自身を誘電体とし、裏面全体を接地面として、表
面に形成した金属配線をマイクロストリップ線路とする
のが一般的である。そのため、基板表面にある能動素子
の接地をとる場合には、基板を貫通する穴（ＶＩＡホー
ル）を開けて裏面（接地面）に接続すれば、接地回路の
インピーダンス、あるいは他の回路との結合を非常に低
くすることが可能となる。
【０００４】基板にＶＩＡホールを形成する従来の方法
としては、図９に示す方法が知られている。図に示すよ
うに、この方法は、まず半導体基板９０の表面に能動領
域９１と、半導体装置を構成する配線パターンや金属電
極等９５を形成する（図９（Ａ）参照）。その後、基板
９０の表面をワックス９６等で処理し、ガラス板９７に
張り付ける（図９（Ｂ）参照）。その後、基板裏面９０
Ｂを研磨して基板の厚みを減らする（図９（Ｃ）参
照）。次に、基板裏面９０Ｂにフォトエッチング法によ
りレジストマスク９６を形成する（図９（Ｄ）参照）。
その後、ドライエッチング又はウェットエッチングによ
り基板９０を裏面から表面の電極９５まで貫通させる
（図９（Ｅ）参照）。その後、レジストマスク９６を除
去し、基板裏面９０Ｂに金属層９８を真空蒸着等で形成
することで、ＶＩＡホール９３を形成している（図９
（Ｆ）参照）。
としては、図９に示す方法が知られている。図に示すよ
うに、この方法は、まず半導体基板９０の表面に能動領
域９１と、半導体装置を構成する配線パターンや金属電
極等９５を形成する（図９（Ａ）参照）。その後、基板
９０の表面をワックス９６等で処理し、ガラス板９７に
張り付ける（図９（Ｂ）参照）。その後、基板裏面９０
Ｂを研磨して基板の厚みを減らする（図９（Ｃ）参
照）。次に、基板裏面９０Ｂにフォトエッチング法によ
りレジストマスク９６を形成する（図９（Ｄ）参照）。
その後、ドライエッチング又はウェットエッチングによ
り基板９０を裏面から表面の電極９５まで貫通させる
（図９（Ｅ）参照）。その後、レジストマスク９６を除
去し、基板裏面９０Ｂに金属層９８を真空蒸着等で形成
することで、ＶＩＡホール９３を形成している（図９
（Ｆ）参照）。
【０００５】しかし、図９に示した従来例では、基板９
０の裏面９０Ｂに、半導体基板表面の配線パターンに合
わせたレジストマスク９６を形成しているが（図９
（Ｄ）参照）、基板裏面９０Ｂにはフォトマスクの位置
合わせをするための目標がないため、基板９０の形状そ
のものをマスク合わせの基準にしている。そのため、フ
ォトマスクの位置合わせを高精度で行うことが困難であ
る、といった欠点がある。この欠点を回避するため、以
下に説明するような、基板裏面からのマスク合わせが不
要なＶＩＡホールの形成方法が考案されている。
０の裏面９０Ｂに、半導体基板表面の配線パターンに合
わせたレジストマスク９６を形成しているが（図９
（Ｄ）参照）、基板裏面９０Ｂにはフォトマスクの位置
合わせをするための目標がないため、基板９０の形状そ
のものをマスク合わせの基準にしている。そのため、フ
ォトマスクの位置合わせを高精度で行うことが困難であ
る、といった欠点がある。この欠点を回避するため、以
下に説明するような、基板裏面からのマスク合わせが不
要なＶＩＡホールの形成方法が考案されている。
【０００６】その方法の一例としては、図１０に示す方
法が知られている（特開昭５９−９４８１８号公報参
照）。図に示すように、この方法は、まず、半導体基板
１００表面１００Ｆに能動領域１０１を形成する（図１
０（Ａ）参照）。その後、基板１００の表面１００Ｆに
基板１００を貫通しない凹部１０２を形成する（図１０
（Ｂ）参照）。次に、この凹部１０２の周辺、側面、底
面に金属電極１０５を形成する（図１０（Ｃ）参照）。
その後、基板１００を裏面１００Ｂから研磨してゆくこ
とにより、表面側の穴を裏面まで貫通させ（図１０
（Ｄ）参照）、裏面に金属電極１０８を形成することに
よりＶＩＡホール１０３を形成している（図１０（Ｅ）
参照）。
法が知られている（特開昭５９−９４８１８号公報参
照）。図に示すように、この方法は、まず、半導体基板
１００表面１００Ｆに能動領域１０１を形成する（図１
０（Ａ）参照）。その後、基板１００の表面１００Ｆに
基板１００を貫通しない凹部１０２を形成する（図１０
（Ｂ）参照）。次に、この凹部１０２の周辺、側面、底
面に金属電極１０５を形成する（図１０（Ｃ）参照）。
その後、基板１００を裏面１００Ｂから研磨してゆくこ
とにより、表面側の穴を裏面まで貫通させ（図１０
（Ｄ）参照）、裏面に金属電極１０８を形成することに
よりＶＩＡホール１０３を形成している（図１０（Ｅ）
参照）。
【０００７】また、基板裏面からのマスク合わせが不要
なＶＩＡホールの形成方法の他の例としては、図１１に
示す方法が知られている（特開平４−７８４５号公報参
照）。図に示すように、この方法は、まず、半導体基板
１１０の表面に能動領域１１１を形成する（図１１
（Ａ）参照）。その後、基板１１０の表面側に基板を貫
通しない凹部１１２を形成し、この凹部１１２をレジス
ト１１４で平坦に埋め込む（図１１（Ｂ）参照）。その
後、平坦化されたレジスト１１４の上部に金属電極１１
５を形成する（図１１（Ｃ）参照）。次に、基板１１１
を裏面１１０Ｂから研磨してゆくことにより、基板１１
０の表面側の凹部１１２を基板裏面１１０Ｂまで貫通さ
せる（図１１（Ｄ）参照）。その後、レジスト１１４を
除去し（図１１（Ｅ）参照）、基板裏面から真空蒸着法
などで金属層１１８を形成してＶＩＡホール１１３を形
成している（図１１（Ｆ）参照）。
なＶＩＡホールの形成方法の他の例としては、図１１に
示す方法が知られている（特開平４−７８４５号公報参
照）。図に示すように、この方法は、まず、半導体基板
１１０の表面に能動領域１１１を形成する（図１１
（Ａ）参照）。その後、基板１１０の表面側に基板を貫
通しない凹部１１２を形成し、この凹部１１２をレジス
ト１１４で平坦に埋め込む（図１１（Ｂ）参照）。その
後、平坦化されたレジスト１１４の上部に金属電極１１
５を形成する（図１１（Ｃ）参照）。次に、基板１１１
を裏面１１０Ｂから研磨してゆくことにより、基板１１
０の表面側の凹部１１２を基板裏面１１０Ｂまで貫通さ
せる（図１１（Ｄ）参照）。その後、レジスト１１４を
除去し（図１１（Ｅ）参照）、基板裏面から真空蒸着法
などで金属層１１８を形成してＶＩＡホール１１３を形
成している（図１１（Ｆ）参照）。
【０００８】上記した図１０及び図１１に示す従来のＶ
ＩＡホール形成方法は、基板表面に能動領域を形成した
後に、基板表面に凹部を形成する。これにより、基板上
の能動領域の形成工程（ＭＢＥ（Moleculer Beam Epita
xy：分子線結晶成長法）やＭＯＣＶＤ（Metal-Organic
Chemical Vapor Deposition：有機金属化学気相成長
法）等による結晶成長法や、イオン打込み法）におい
て、基板表面に残留した不純物（レジスト等）による能
動領域およびその製造装置（前述の結晶成長装置等）へ
の汚染を回避する効果が得られる。
ＩＡホール形成方法は、基板表面に能動領域を形成した
後に、基板表面に凹部を形成する。これにより、基板上
の能動領域の形成工程（ＭＢＥ（Moleculer Beam Epita
xy：分子線結晶成長法）やＭＯＣＶＤ（Metal-Organic
Chemical Vapor Deposition：有機金属化学気相成長
法）等による結晶成長法や、イオン打込み法）におい
て、基板表面に残留した不純物（レジスト等）による能
動領域およびその製造装置（前述の結晶成長装置等）へ
の汚染を回避する効果が得られる。
【０００９】
【発明が解決しようとする課題】しかしながら、上記し
た図１０及び図１１に示す従来のＶＩＡホールの形成方
法では、基板表面にＶＩＡホールのための凹部をドライ
エッチングで形成する場合、凹部の深さが１００μｍ程
度となるため、比較的長くて強いドライエッチングが必
要となり、基板表面の能動領域に損傷を与えるおそれが
あった。
た図１０及び図１１に示す従来のＶＩＡホールの形成方
法では、基板表面にＶＩＡホールのための凹部をドライ
エッチングで形成する場合、凹部の深さが１００μｍ程
度となるため、比較的長くて強いドライエッチングが必
要となり、基板表面の能動領域に損傷を与えるおそれが
あった。
【００１０】また、上記図１０に示す従来のＶＩＡホー
ルの形成方法では、半導体基板１００の表面に基板を貫
通しない凹部１０２を形成後、フォトエッチング法、リ
フトオフ法等により凹部１０２の周辺、側面、底面に金
属電極１０５を形成しているが、側面の金属電極が充分
に厚くないと、接地抵抗、接地インダクタンスが増大
し、能動素子の性能が低下するおそれがある。また、底
面の金属電極が充分厚くないと、半導体基板１００を裏
面１００Ｂから研磨した際に、凹部底面の電極まで除去
してしまい、裏面に形成した接地用の電極１０８と凹部
側面の電極との接触面積の減少による接地抵抗の増大に
より、やはり能動素子の性能低下が懸念される。また、
半導体基板表面側のＶＩＡホール電極１０５Ａ上にコン
デンサを形成する場合、電極１０５Ａが平坦でないとコ
ンデンサの形成が困難になる場合がある、という問題点
があった。
ルの形成方法では、半導体基板１００の表面に基板を貫
通しない凹部１０２を形成後、フォトエッチング法、リ
フトオフ法等により凹部１０２の周辺、側面、底面に金
属電極１０５を形成しているが、側面の金属電極が充分
に厚くないと、接地抵抗、接地インダクタンスが増大
し、能動素子の性能が低下するおそれがある。また、底
面の金属電極が充分厚くないと、半導体基板１００を裏
面１００Ｂから研磨した際に、凹部底面の電極まで除去
してしまい、裏面に形成した接地用の電極１０８と凹部
側面の電極との接触面積の減少による接地抵抗の増大に
より、やはり能動素子の性能低下が懸念される。また、
半導体基板表面側のＶＩＡホール電極１０５Ａ上にコン
デンサを形成する場合、電極１０５Ａが平坦でないとコ
ンデンサの形成が困難になる場合がある、という問題点
があった。
【００１１】また、上記図１１に示す従来のＶＩＡホー
ルの形成方法では、能動領域１１１を形成した半導体基
板１１０の表面に、基板を貫通しない凹部１１２を形成
し、この凹部１１２をレジスト１１４で平坦に埋め込
み、その上部に金属電極１１５を形成しているが、上記
公報には詳細な形成方法（特に、レジストによる凹部の
平坦化な埋め込み方法及びレジスト上の金属電極形成方
法）は明示されていない。レジストを平坦化した後、そ
の上に金属電極を形成する方法としては、図１２に示す
ように、金属電極１２５のうち所要部分のレジストを露
光、現像工程により除去し（図１２（Ｂ））、リフトオ
フ法により、凹部１２２内のレジスト１２４Ｂの上部の
みに金属電極１２５を形成する方法が考えられる（図１
２（Ｃ））。しかしながら、この方法では、露光、現像
により凹部１２２内に充填したレジスト１２４Ｂまで除
去されるおそれがあった。
ルの形成方法では、能動領域１１１を形成した半導体基
板１１０の表面に、基板を貫通しない凹部１１２を形成
し、この凹部１１２をレジスト１１４で平坦に埋め込
み、その上部に金属電極１１５を形成しているが、上記
公報には詳細な形成方法（特に、レジストによる凹部の
平坦化な埋め込み方法及びレジスト上の金属電極形成方
法）は明示されていない。レジストを平坦化した後、そ
の上に金属電極を形成する方法としては、図１２に示す
ように、金属電極１２５のうち所要部分のレジストを露
光、現像工程により除去し（図１２（Ｂ））、リフトオ
フ法により、凹部１２２内のレジスト１２４Ｂの上部の
みに金属電極１２５を形成する方法が考えられる（図１
２（Ｃ））。しかしながら、この方法では、露光、現像
により凹部１２２内に充填したレジスト１２４Ｂまで除
去されるおそれがあった。
【００１２】ＶＩＡホールを形成する他の方法として
は、図１３に示すように、基板１３１の表面全体に、真
空蒸着等の方法により全面に金属電極１３５を形成し
（図１３（Ｂ））、不要な部分をドライエッチング等で
除去する（図１３（Ｅ））方法が考えられるが、能動領
域１３１上の金属電極１３５をドライエッチングするた
め、能動領域１３１へ損傷を与えるおそれがあった。
は、図１３に示すように、基板１３１の表面全体に、真
空蒸着等の方法により全面に金属電極１３５を形成し
（図１３（Ｂ））、不要な部分をドライエッチング等で
除去する（図１３（Ｅ））方法が考えられるが、能動領
域１３１上の金属電極１３５をドライエッチングするた
め、能動領域１３１へ損傷を与えるおそれがあった。
【００１３】本発明は、上記の課題を解決するためにな
されたものであり、半導体装置への損傷や能動素子の性
能低下を起すことなくＶＩＡホールを形成しうる半導体
装置の製造方法を提供することを目的とする。
されたものであり、半導体装置への損傷や能動素子の性
能低下を起すことなくＶＩＡホールを形成しうる半導体
装置の製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】上記の課題を解決するた
め、請求項１記載の発明は、半導体基板（１０）の表面
（１０Ｆ）に能動領域（１１）を形成する以前に、前記
半導体基板（１０）の前記表面（１０Ｆ）にその裏面
（１０Ｂ）まで完全には貫通していない凹部（１２）を
形成し、前記半導体基板（１０）の厚みを前記半導体基
板（１０）の裏面（１０Ｂ）から前記凹部（１２）が出
現するまで減じることにより、前記半導体基板（１０）
を貫通するＶＩＡホール（１３）を形成することを特徴
とする。
め、請求項１記載の発明は、半導体基板（１０）の表面
（１０Ｆ）に能動領域（１１）を形成する以前に、前記
半導体基板（１０）の前記表面（１０Ｆ）にその裏面
（１０Ｂ）まで完全には貫通していない凹部（１２）を
形成し、前記半導体基板（１０）の厚みを前記半導体基
板（１０）の裏面（１０Ｂ）から前記凹部（１２）が出
現するまで減じることにより、前記半導体基板（１０）
を貫通するＶＩＡホール（１３）を形成することを特徴
とする。
【００１５】また、請求項２記載の発明は、請求項１記
載の半導体装置の製造方法において、前記半導体基板
（１０）の裏面（１０Ｂ）の研磨により前記半導体基板
（１０）の厚みを減じる以前に、前記凹部（１２）を金
属（２４）で平坦に埋め込み、前記金属（２４）の上に
リフトオフ法により金属電極（２５）を形成しておくこ
とを特徴とする。
載の半導体装置の製造方法において、前記半導体基板
（１０）の裏面（１０Ｂ）の研磨により前記半導体基板
（１０）の厚みを減じる以前に、前記凹部（１２）を金
属（２４）で平坦に埋め込み、前記金属（２４）の上に
リフトオフ法により金属電極（２５）を形成しておくこ
とを特徴とする。
【００１６】また、請求項３記載の発明は、請求項１記
載の半導体装置の製造方法において、前記半導体基板
（１０）の前記表面（１０Ｆ）に前記凹部（１２）を形
成後、前記半導体基板（１０）の厚みを減じる以前に、
前記半導体基板（１０）の表面（１０Ｆ）の全面に、非
露光部分が現像により除去されるネガ型フォトレジスト
（６６Ａ）を塗布後、ドライエッチング法により前記ネ
ガ型フォトレジスト（６６Ａ）が前記半導体基板（１
０）と同一高さになるまでエッチングを行い、その後前
記凹部（１２）内に平坦に埋め込まれた前記ネガ型フォ
トレジスト（６６Ｂ）を露光し、次いで露光部分が現像
により除去されるポジ型の第２フォトレジスト（６７
Ａ）を塗布した後に露光し現像を行うことにより金属電
極（６５）を形成する領域の第２フォトレジスト（６７
Ａ）を除去してレジストマスク（６７Ｂ）を形成し、次
いで前記金属電極（６５）となる金属を全面に蒸着し、
前記蒸着された金属と前記レジストマスク（６７Ｂ）の
うち不要な部分をリフトオフ法により除去することを特
徴とする。
載の半導体装置の製造方法において、前記半導体基板
（１０）の前記表面（１０Ｆ）に前記凹部（１２）を形
成後、前記半導体基板（１０）の厚みを減じる以前に、
前記半導体基板（１０）の表面（１０Ｆ）の全面に、非
露光部分が現像により除去されるネガ型フォトレジスト
（６６Ａ）を塗布後、ドライエッチング法により前記ネ
ガ型フォトレジスト（６６Ａ）が前記半導体基板（１
０）と同一高さになるまでエッチングを行い、その後前
記凹部（１２）内に平坦に埋め込まれた前記ネガ型フォ
トレジスト（６６Ｂ）を露光し、次いで露光部分が現像
により除去されるポジ型の第２フォトレジスト（６７
Ａ）を塗布した後に露光し現像を行うことにより金属電
極（６５）を形成する領域の第２フォトレジスト（６７
Ａ）を除去してレジストマスク（６７Ｂ）を形成し、次
いで前記金属電極（６５）となる金属を全面に蒸着し、
前記蒸着された金属と前記レジストマスク（６７Ｂ）の
うち不要な部分をリフトオフ法により除去することを特
徴とする。
【００１７】また、請求項４記載の発明は、請求項１記
載の半導体装置の製造方法において、前記半導体基板
（１０）の前記表面（１０Ｆ）に前記凹部（１２）を形
成後、前記半導体基板（１０）の厚みを減じる以前に、
前記半導体基板（１０）の表面（１０Ｆ）の全面に、露
光部分が現像により除去されるポジ型フォトレジスト
（６６Ａ）を塗布後、ドライエッチング法により前記ポ
ジ型フォトレジスト（６６Ａ）が前記半導体基板（１
０）と同一高さになるまでエッチングを行い、次いで非
露光部分が現像により除去されるネガ型の第２フォトレ
ジスト（６７Ａ）を塗布した後に露光し現像を行うこと
により金属電極（６５）を形成する領域の前記第２フォ
トレジスト（６７Ａ）を除去してレジストマスク（６７
Ｂ）を形成し、次いで前記金属電極（６５）となる金属
を全面に蒸着し、前記蒸着された金属と前記レジストマ
スク（６７Ｂ）のうち不要な部分をリフトオフ法により
除去することを特徴とする。
載の半導体装置の製造方法において、前記半導体基板
（１０）の前記表面（１０Ｆ）に前記凹部（１２）を形
成後、前記半導体基板（１０）の厚みを減じる以前に、
前記半導体基板（１０）の表面（１０Ｆ）の全面に、露
光部分が現像により除去されるポジ型フォトレジスト
（６６Ａ）を塗布後、ドライエッチング法により前記ポ
ジ型フォトレジスト（６６Ａ）が前記半導体基板（１
０）と同一高さになるまでエッチングを行い、次いで非
露光部分が現像により除去されるネガ型の第２フォトレ
ジスト（６７Ａ）を塗布した後に露光し現像を行うこと
により金属電極（６５）を形成する領域の前記第２フォ
トレジスト（６７Ａ）を除去してレジストマスク（６７
Ｂ）を形成し、次いで前記金属電極（６５）となる金属
を全面に蒸着し、前記蒸着された金属と前記レジストマ
スク（６７Ｂ）のうち不要な部分をリフトオフ法により
除去することを特徴とする。
【００１８】また、請求項５記載の発明は、請求項１記
載の半導体装置の製造方法において、前記半導体基板
（１０）の前記表面（１０Ｆ）に前記凹部（１２）を形
成後、前記半導体基板（１０）の厚みを減じる以前に、
前記半導体基板（１０）の表面（１０Ｆ）の全面に、露
光及び現像により不要部分が除去される第１フォトレジ
スト（８６Ａ）を塗布後、前記第１フォトレジスト（８
６Ａ）の表面全面に金属層（８７）を形成し、前記金属
層（８７）の上面に第２フォトレジスト（８８Ａ）を塗
布した後に露光し現像を行うことにより金属電極（８
５）を形成する領域の前記第２フォトレジスト（８８
Ａ）を除去してレジストマスク（８８Ｂ）を形成し、次
いで前記レジストマスク（８８Ｂ）を用いて前記金属層
（８７）をエッチング法により除去し、次いで前記レジ
ストマスク（８８Ｂ）および前記金属層（８７）をマス
クにして、エッチングにより前記第１フォトレジスト
（８６Ａ）が前記半導体基板（１０）と同一高さになる
までエッチングを行い、金属電極（８５）となる金属を
全面に蒸着し、前記蒸着された金属と前記レジストマス
ク（６７Ｂ）と前記金属層（８７）と前記第１フォトレ
ジスト（８６Ａ）のうち不要な部分をリフトオフ法によ
り除去することを特徴とする。
載の半導体装置の製造方法において、前記半導体基板
（１０）の前記表面（１０Ｆ）に前記凹部（１２）を形
成後、前記半導体基板（１０）の厚みを減じる以前に、
前記半導体基板（１０）の表面（１０Ｆ）の全面に、露
光及び現像により不要部分が除去される第１フォトレジ
スト（８６Ａ）を塗布後、前記第１フォトレジスト（８
６Ａ）の表面全面に金属層（８７）を形成し、前記金属
層（８７）の上面に第２フォトレジスト（８８Ａ）を塗
布した後に露光し現像を行うことにより金属電極（８
５）を形成する領域の前記第２フォトレジスト（８８
Ａ）を除去してレジストマスク（８８Ｂ）を形成し、次
いで前記レジストマスク（８８Ｂ）を用いて前記金属層
（８７）をエッチング法により除去し、次いで前記レジ
ストマスク（８８Ｂ）および前記金属層（８７）をマス
クにして、エッチングにより前記第１フォトレジスト
（８６Ａ）が前記半導体基板（１０）と同一高さになる
までエッチングを行い、金属電極（８５）となる金属を
全面に蒸着し、前記蒸着された金属と前記レジストマス
ク（６７Ｂ）と前記金属層（８７）と前記第１フォトレ
ジスト（８６Ａ）のうち不要な部分をリフトオフ法によ
り除去することを特徴とする。
【００１９】
【作用】上記構成を有する請求項１記載の発明によれ
ば、半導体基板（１０）の表面（１０Ｆ）に能動領域
（１１）を形成する以前に、ＶＩＡホールのための凹部
（１２）を形成しているため、その凹部形成工程が非常
に強いドライエッチング加工などであっても、能動領域
（１１）の形成はエッチング工程後に行われるので、能
動領域（１１）に損傷を与えることがない。
ば、半導体基板（１０）の表面（１０Ｆ）に能動領域
（１１）を形成する以前に、ＶＩＡホールのための凹部
（１２）を形成しているため、その凹部形成工程が非常
に強いドライエッチング加工などであっても、能動領域
（１１）の形成はエッチング工程後に行われるので、能
動領域（１１）に損傷を与えることがない。
【００２０】また、請求項２記載の発明によれば、半導
体基板（１０）の表面（１０Ｆ）に形成した凹部（１
２）を金属（２４）で埋め込むことにより、ＶＩＡホー
ル自体の抵抗、インダクタンスの低減が図れ、また半導
体基板（１０）の裏面（１０Ｂ）からの研磨等によって
金属（２４）の部分を露出させる際にも、過大な研磨に
よる抵抗やインダクタンスの増大を防ぐことができる。
体基板（１０）の表面（１０Ｆ）に形成した凹部（１
２）を金属（２４）で埋め込むことにより、ＶＩＡホー
ル自体の抵抗、インダクタンスの低減が図れ、また半導
体基板（１０）の裏面（１０Ｂ）からの研磨等によって
金属（２４）の部分を露出させる際にも、過大な研磨に
よる抵抗やインダクタンスの増大を防ぐことができる。
【００２１】また、請求項３記載の発明によれば、半導
体基板（１０）の表面（１０Ｆ）に形成した十分に露光
したネガ型フォトレジスト（６６Ｂ）を充填した凹部
（１２）の上部に、リフトオフ法のためのポジ型フォト
レジストのレジストマスク（６７Ｂ）を形成するため、
マスク形成時の現像工程において、凹部（１２）に充填
したネガ型フォトレジスト（６６Ｂ）が除去されること
がない。また、金属電極（６５）の形成がリフトオフ法
により行われ、ドライエッチングが不要なため、半導体
基板（１０）の表面（１０Ｆ）の能動領域（１１）に対
して損傷を与えることがない。
体基板（１０）の表面（１０Ｆ）に形成した十分に露光
したネガ型フォトレジスト（６６Ｂ）を充填した凹部
（１２）の上部に、リフトオフ法のためのポジ型フォト
レジストのレジストマスク（６７Ｂ）を形成するため、
マスク形成時の現像工程において、凹部（１２）に充填
したネガ型フォトレジスト（６６Ｂ）が除去されること
がない。また、金属電極（６５）の形成がリフトオフ法
により行われ、ドライエッチングが不要なため、半導体
基板（１０）の表面（１０Ｆ）の能動領域（１１）に対
して損傷を与えることがない。
【００２２】また、請求項４記載の発明によれば、半導
体基板（１０）の表面（１０Ｆ）に形成した未露光のポ
ジ型フォトレジスト（６６Ｂ）を充填した凹部（１２）
の上部に、リフトオフ法のためのネガ型フォトレジスト
のレジストマスク（６７Ｂ）を形成するため、マスク形
成時の現像工程において、凹部（１２）に充填したポジ
型フォトレジスト（６６Ｂ）が除去されることがない。
また、金属電極（６５）の形成がリフトオフ法により行
われ、ドライエッチングが不要なため、半導体基板（１
０）の表面（１０Ｆ）の能動領域（１１）に対して損傷
を与えることがない。
体基板（１０）の表面（１０Ｆ）に形成した未露光のポ
ジ型フォトレジスト（６６Ｂ）を充填した凹部（１２）
の上部に、リフトオフ法のためのネガ型フォトレジスト
のレジストマスク（６７Ｂ）を形成するため、マスク形
成時の現像工程において、凹部（１２）に充填したポジ
型フォトレジスト（６６Ｂ）が除去されることがない。
また、金属電極（６５）の形成がリフトオフ法により行
われ、ドライエッチングが不要なため、半導体基板（１
０）の表面（１０Ｆ）の能動領域（１１）に対して損傷
を与えることがない。
【００２３】また、請求項５記載の発明によれば、半導
体基板（１０）の表面（１０Ｆ）に形成した、第１フォ
トレジスト（８６Ｂ）を充填した凹部（１２）の上部の
金属電極（８５）の形成が第２フォトレジストのレジス
トマスク（８８Ｂ）を用いたリフトオフ法により行わ
れ、能動領域（１１）上の金属のドライエッチングが不
要なため、半導体基板（１０）の表面（１０Ｆ）の能動
領域（１１）に対して損傷を与えることがない。
体基板（１０）の表面（１０Ｆ）に形成した、第１フォ
トレジスト（８６Ｂ）を充填した凹部（１２）の上部の
金属電極（８５）の形成が第２フォトレジストのレジス
トマスク（８８Ｂ）を用いたリフトオフ法により行わ
れ、能動領域（１１）上の金属のドライエッチングが不
要なため、半導体基板（１０）の表面（１０Ｆ）の能動
領域（１１）に対して損傷を与えることがない。
【００２４】
【実施例】以下、本発明の実施例を図面にもとづいて説
明する。本発明の第１実施例であるＶＩＡホールの形成
方法の手順を図１に示す。まず、図１（Ａ）に示すよう
に、半導体基板１０の表面１０Ｆに能動領域１１を形成
する前に、基板表面１０Ｆに、フォトエッチング法等に
よりマスク（図示せず）を形成し、ドライエッチング、
ウェットエッチング等により、半導体基板の裏面１０Ｂ
まで貫通しない凹部１２を形成する（図１（Ａ））。次
に、上記のマスクを除去した後、酸素プラズマ、酸溶
液、アルカリ溶液、半導体エッチング液、水素ラジカル
ビーム等で基板表面１０Ｆを処理した後、イオン打ち込
み、結晶成長などの方法により基板表面１０Ｆに残った
不純物を十分に除去し、その後、基板表面１０Ｆに、Ｍ
ＥＳＦＥＴ（MEtal Semicnductor Field Effect Transi
stor：金属−半導体接合をゲートに用いた電界効果トラ
ンジスタ）のチャンネル層やＨＥＭＴのヘテロ構造等の
能動領域１１を形成する（図１（Ｂ））。その後、半導
体基板１０の厚さを裏面１０Ｂから研磨したり、エッチ
ング等の方法により前述した凹部１２が出現するまで基
板厚さを裏面から削減していくことにより、基板１０を
貫通するＶＩＡホール１３を形成する（図１（Ｃ））。
明する。本発明の第１実施例であるＶＩＡホールの形成
方法の手順を図１に示す。まず、図１（Ａ）に示すよう
に、半導体基板１０の表面１０Ｆに能動領域１１を形成
する前に、基板表面１０Ｆに、フォトエッチング法等に
よりマスク（図示せず）を形成し、ドライエッチング、
ウェットエッチング等により、半導体基板の裏面１０Ｂ
まで貫通しない凹部１２を形成する（図１（Ａ））。次
に、上記のマスクを除去した後、酸素プラズマ、酸溶
液、アルカリ溶液、半導体エッチング液、水素ラジカル
ビーム等で基板表面１０Ｆを処理した後、イオン打ち込
み、結晶成長などの方法により基板表面１０Ｆに残った
不純物を十分に除去し、その後、基板表面１０Ｆに、Ｍ
ＥＳＦＥＴ（MEtal Semicnductor Field Effect Transi
stor：金属−半導体接合をゲートに用いた電界効果トラ
ンジスタ）のチャンネル層やＨＥＭＴのヘテロ構造等の
能動領域１１を形成する（図１（Ｂ））。その後、半導
体基板１０の厚さを裏面１０Ｂから研磨したり、エッチ
ング等の方法により前述した凹部１２が出現するまで基
板厚さを裏面から削減していくことにより、基板１０を
貫通するＶＩＡホール１３を形成する（図１（Ｃ））。
【００２５】このように、この第１実施例の方法では、
半導体基板１０の表面１０Ｆに能動領域１１を形成する
以前に、ＶＩＡホールのための凹部１２を形成している
ため、その凹部形成工程が非常に強いドライエッチング
加工などであっても、能動領域１１の形成はエッチング
工程後に行われるので、能動領域１１に損傷を与えるこ
とがない。
半導体基板１０の表面１０Ｆに能動領域１１を形成する
以前に、ＶＩＡホールのための凹部１２を形成している
ため、その凹部形成工程が非常に強いドライエッチング
加工などであっても、能動領域１１の形成はエッチング
工程後に行われるので、能動領域１１に損傷を与えるこ
とがない。
【００２６】次に、本発明の第２実施例であるＶＩＡホ
ールの形成方法の手順を図２に示す。この第２実施例の
方法においては、半導体基板の表面に凹部を形成する工
程までの手順については、上記した第１実施例の図１
（Ｂ）までの手順とまったく同一である。第２実施例の
方法が第１実施例の方法と異なる点は、基板裏面１０Ｂ
の研磨により基板１０の厚みを減じる工程（図１（Ｃ）
参照）の前に、貫通していない凹部１２をメッキ等の方
法により金属２４で平坦に埋め込み、その上にリフトオ
フ法により金属電極２５を形成する工程（図２（Ｃ）参
照）を挿入した点である。
ールの形成方法の手順を図２に示す。この第２実施例の
方法においては、半導体基板の表面に凹部を形成する工
程までの手順については、上記した第１実施例の図１
（Ｂ）までの手順とまったく同一である。第２実施例の
方法が第１実施例の方法と異なる点は、基板裏面１０Ｂ
の研磨により基板１０の厚みを減じる工程（図１（Ｃ）
参照）の前に、貫通していない凹部１２をメッキ等の方
法により金属２４で平坦に埋め込み、その上にリフトオ
フ法により金属電極２５を形成する工程（図２（Ｃ）参
照）を挿入した点である。
【００２７】このように、この第２実施例の方法では、
半導体基板１０の表面１０Ｆに形成した凹部１２を金属
２４で埋め込むことにより、ＶＩＡホール自体の抵抗、
インダクタンスの低減が図れ、また半導体基板１０の裏
面１０Ｂからの研磨により金属２４の部分を露出させる
際にも、過大な研磨による抵抗やインダクタンスの増大
を防ぐことができる。
半導体基板１０の表面１０Ｆに形成した凹部１２を金属
２４で埋め込むことにより、ＶＩＡホール自体の抵抗、
インダクタンスの低減が図れ、また半導体基板１０の裏
面１０Ｂからの研磨により金属２４の部分を露出させる
際にも、過大な研磨による抵抗やインダクタンスの増大
を防ぐことができる。
【００２８】次に、本発明の第３実施例であるＶＩＡホ
ールの形成方法の手順を図３ないし図５に示す。この第
３実施例の方法は、上記した第１実施例及び第２実施例
の手順をさらに詳細かつ具体的に示したものである。図
３に示すように、この方法では、まず、鏡面研磨した厚
さ５００μｍの半絶縁性ＧａＡｓ（１００）基板１０の
表面１０Ｆに、厚さ１μｍのＳｉＯＮの膜３１をプラズ
マＣＶＤ法により形成する（図３（Ｂ））。この上に、
フォトエッチング法によりＶＩＡホールの部分が開口し
たレジストマスク３６を形成し（図３（Ｃ））、ＣＨＦ
3 、Ｃ2 Ｆ2 、Ｈｅの混合ガスによるドライエッチング
によりＶＩＡホール部分のＳｉＯＮ膜３１を基板表面１
０Ｆまで除去する（図３（Ｄ））。その後、ＣＣｌ2 Ｆ
2 、Ａｒ、Ｏ2 の混合ガスによるドライエッチングによ
り、この露出したＧａＡｓ基板表面に深さ１００μｍの
凹部１２を形成する（図３（Ｅ））。有機溶剤、フッ化
水素溶液などで基板表面のレジストマスク３６およびＳ
ｉＯＮ膜３１を除去した後、Ｈ2 ＳＯ4 、Ｈ2 Ｏ2 、Ｈ
2 Ｏ混合溶液で１μｍ程度エッチングして基板表面１０
Ｆの不純物を除去する（図３（Ｆ））。
ールの形成方法の手順を図３ないし図５に示す。この第
３実施例の方法は、上記した第１実施例及び第２実施例
の手順をさらに詳細かつ具体的に示したものである。図
３に示すように、この方法では、まず、鏡面研磨した厚
さ５００μｍの半絶縁性ＧａＡｓ（１００）基板１０の
表面１０Ｆに、厚さ１μｍのＳｉＯＮの膜３１をプラズ
マＣＶＤ法により形成する（図３（Ｂ））。この上に、
フォトエッチング法によりＶＩＡホールの部分が開口し
たレジストマスク３６を形成し（図３（Ｃ））、ＣＨＦ
3 、Ｃ2 Ｆ2 、Ｈｅの混合ガスによるドライエッチング
によりＶＩＡホール部分のＳｉＯＮ膜３１を基板表面１
０Ｆまで除去する（図３（Ｄ））。その後、ＣＣｌ2 Ｆ
2 、Ａｒ、Ｏ2 の混合ガスによるドライエッチングによ
り、この露出したＧａＡｓ基板表面に深さ１００μｍの
凹部１２を形成する（図３（Ｅ））。有機溶剤、フッ化
水素溶液などで基板表面のレジストマスク３６およびＳ
ｉＯＮ膜３１を除去した後、Ｈ2 ＳＯ4 、Ｈ2 Ｏ2 、Ｈ
2 Ｏ混合溶液で１μｍ程度エッチングして基板表面１０
Ｆの不純物を除去する（図３（Ｆ））。
【００２９】次に、図４（Ａ）に示すように、ＭＢＥ、
ＭＯＣＶＤ等の結晶成長法により、基板表面１０Ｆに５
０００オングストロームのＧａＡｓバッファー層、１０
００オングストロームのＡｌ0.3 Ｇａ0.7 Ａｓ層、５０
０オングストロームのＧａＡｓ層（電子走行層）、５０
オングストロームのＡｌ0.3 Ｇａ0.7 Ａｓ層（スペーサ
層）、１０００オングストロームのｎ型Ａｌ0.3 Ｇａ0.
7 Ａｓ層（ｎ＝２×１０18／ｃｍ3 、電子供給層）、１
００オングストロームのｎ型ＧａＡｓ層（ｎ＝２×１０
18／ｃｍ3 ）を順次成長させ、ヘテロ構造の能動領域１
１を形成する。
ＭＯＣＶＤ等の結晶成長法により、基板表面１０Ｆに５
０００オングストロームのＧａＡｓバッファー層、１０
００オングストロームのＡｌ0.3 Ｇａ0.7 Ａｓ層、５０
０オングストロームのＧａＡｓ層（電子走行層）、５０
オングストロームのＡｌ0.3 Ｇａ0.7 Ａｓ層（スペーサ
層）、１０００オングストロームのｎ型Ａｌ0.3 Ｇａ0.
7 Ａｓ層（ｎ＝２×１０18／ｃｍ3 、電子供給層）、１
００オングストロームのｎ型ＧａＡｓ層（ｎ＝２×１０
18／ｃｍ3 ）を順次成長させ、ヘテロ構造の能動領域１
１を形成する。
【００３０】次に酸素イオン打ち込みによる素子間分離
工程を施した後、金属の真空蒸着、フォトエッチング法
によるオーミック電極、ショットキー電極の形成、素子
間の配線等と前後して、ＶＩＡホールを金属により充填
する工程を行う。
工程を施した後、金属の真空蒸着、フォトエッチング法
によるオーミック電極、ショットキー電極の形成、素子
間の配線等と前後して、ＶＩＡホールを金属により充填
する工程を行う。
【００３１】具体的には、まずフォトエッチング法によ
り、基板表面の凹部１２以外の部分にレジストマスク４
６を形成し、１０オングストローム厚のＴｉと１００オ
ングストローム厚のＡｕからなるＴｉ／Ａｕ層４７Ａを
蒸着する（図４（Ｂ））。その後、リフトオフを行い、
凹部１２の底部のみにＴｉ／Ａｕ層４７Ｂを形成する
（図４（Ｃ））。次に、フォトエッチング法により基板
表面の凹部１２以外の部分にレジストマスク４８Ａを形
成し、金メッキ液に浸して凹部１２が埋め込まれるまで
Ａｕ４４を堆積させる（図４（Ｄ））。次に、フォトエ
ッチング法により基板表面の凹部１２付近以外の部分に
レジストマスク４８Ｂを形成し、Ａｕを３０００オング
ストローム蒸着し（図４（Ｅ））、リフトオフを行いＶ
ＩＡホール内に充填したＡｕ４４の上部に金属電極４５
を形成する。
り、基板表面の凹部１２以外の部分にレジストマスク４
６を形成し、１０オングストローム厚のＴｉと１００オ
ングストローム厚のＡｕからなるＴｉ／Ａｕ層４７Ａを
蒸着する（図４（Ｂ））。その後、リフトオフを行い、
凹部１２の底部のみにＴｉ／Ａｕ層４７Ｂを形成する
（図４（Ｃ））。次に、フォトエッチング法により基板
表面の凹部１２以外の部分にレジストマスク４８Ａを形
成し、金メッキ液に浸して凹部１２が埋め込まれるまで
Ａｕ４４を堆積させる（図４（Ｄ））。次に、フォトエ
ッチング法により基板表面の凹部１２付近以外の部分に
レジストマスク４８Ｂを形成し、Ａｕを３０００オング
ストローム蒸着し（図４（Ｅ））、リフトオフを行いＶ
ＩＡホール内に充填したＡｕ４４の上部に金属電極４５
を形成する。
【００３２】基板表面側の工程が終わったら、図５
（Ａ）に示すように、基板表面の能動領域１１の部分と
金属電極４５の部分をワックス５６などで処理した後、
ガラス板５７に張り付け、基板裏面１０Ｂをアルミナ研
磨剤などで研磨し、基板の厚さが８０μｍになるまで研
磨する（図５（Ｂ））。次に、基板裏面１０Ｂの全体に
Ａｕを３０００オングストローム蒸着し、接地電極５８
を形成する（図５（Ｃ））。本実施例では、以上のよう
な手順により、ＶＩＡホール１３Ａの形成を行う。
（Ａ）に示すように、基板表面の能動領域１１の部分と
金属電極４５の部分をワックス５６などで処理した後、
ガラス板５７に張り付け、基板裏面１０Ｂをアルミナ研
磨剤などで研磨し、基板の厚さが８０μｍになるまで研
磨する（図５（Ｂ））。次に、基板裏面１０Ｂの全体に
Ａｕを３０００オングストローム蒸着し、接地電極５８
を形成する（図５（Ｃ））。本実施例では、以上のよう
な手順により、ＶＩＡホール１３Ａの形成を行う。
【００３３】次に、本発明の第４実施例であるＶＩＡホ
ールの形成方法について、図６及び図７に基づき説明す
る。この第４実施例の方法においては、半導体基板の表
面に凹部を形成し、結晶を成長させ、素子間を分離する
工程までの手順については、上記した第３実施例の図３
（Ａ）から図４（Ａ）までの手順とまったく同一であ
る。
ールの形成方法について、図６及び図７に基づき説明す
る。この第４実施例の方法においては、半導体基板の表
面に凹部を形成し、結晶を成長させ、素子間を分離する
工程までの手順については、上記した第３実施例の図３
（Ａ）から図４（Ａ）までの手順とまったく同一であ
る。
【００３４】第４実施例の方法が第３実施例の方法と異
なる点は、以下の通りである。すなわち、素子間分離工
程後、図６（Ａ）に示すように、基板表面にネガ型フォ
トレジスト６６Ａを塗布する。ネガ型フォトレジストと
は、露光されなかった部分が現像により除去されるタイ
プのフォトレジストである。次に酸素プラズマによりネ
ガ型フォトレジスト６６Ａが半導体基板表面と同一高さ
になるまで、すなわち基板表面が露出するまでネガ型フ
ォトレジストをエッチングする（図６（Ｂ））。この
際、ＶＩＡホールとなる凹部１２内のレジスト６６Ｂは
残しておく。なお、このとき半導体基板表面の能動領域
１１は酸素プラズマに曝されるが、投入電力を１００Ｗ
以下に抑えることにより、能動領域１１に深刻な損傷を
与えないようにすることができる。凹部１２内のレジス
ト６６Ｂを完全に露光してから、再びフォトエッチング
法により基板表面の凹部１２付近以外の部分にポジ型フ
ォトレジスト（露光された部分が現像により除去される
タイプのフォトレジスト）である第２フォトレジスト６
７Ａを塗布した後（図６（Ｃ））、露光・現像により電
極となる部分を除去して第２フォトレジストのレジスト
マスク６７Ｂを形成し（図６（Ｄ））、Ａｕを３０００
オングストローム蒸着した後、有機溶剤等によりリフト
オフを行いＶＩＡホール内のレジスト６６Ｂの上部に電
極６５を形成する（図６（Ｆ））。
なる点は、以下の通りである。すなわち、素子間分離工
程後、図６（Ａ）に示すように、基板表面にネガ型フォ
トレジスト６６Ａを塗布する。ネガ型フォトレジストと
は、露光されなかった部分が現像により除去されるタイ
プのフォトレジストである。次に酸素プラズマによりネ
ガ型フォトレジスト６６Ａが半導体基板表面と同一高さ
になるまで、すなわち基板表面が露出するまでネガ型フ
ォトレジストをエッチングする（図６（Ｂ））。この
際、ＶＩＡホールとなる凹部１２内のレジスト６６Ｂは
残しておく。なお、このとき半導体基板表面の能動領域
１１は酸素プラズマに曝されるが、投入電力を１００Ｗ
以下に抑えることにより、能動領域１１に深刻な損傷を
与えないようにすることができる。凹部１２内のレジス
ト６６Ｂを完全に露光してから、再びフォトエッチング
法により基板表面の凹部１２付近以外の部分にポジ型フ
ォトレジスト（露光された部分が現像により除去される
タイプのフォトレジスト）である第２フォトレジスト６
７Ａを塗布した後（図６（Ｃ））、露光・現像により電
極となる部分を除去して第２フォトレジストのレジスト
マスク６７Ｂを形成し（図６（Ｄ））、Ａｕを３０００
オングストローム蒸着した後、有機溶剤等によりリフト
オフを行いＶＩＡホール内のレジスト６６Ｂの上部に電
極６５を形成する（図６（Ｆ））。
【００３５】基板表面側の工程が終わったら、図７
（Ａ）に示すように、基板表面の能動領域１１の部分と
金属電極６５の部分をワックス７６などで処理した後、
ガラス板７７に張り付け、基板裏面１０Ｂをアルミナ研
磨剤などで研磨し、基板の厚さが８０μｍになるまで研
磨する（図７（Ｂ））。その後、貫通したＶＩＡホール
内のレジスト６６Ｂを有機溶剤等で除去し（図７
（Ｃ））、裏面１０Ｂ全体にメッキ、真空蒸着法等で金
属の接地電極７８を形成する（図７（Ｄ））。なお、こ
の後、フォトエッチング法により基板裏面１０ＢのＶＩ
Ａホール以外の部分にレジストマスク（図示せず）を形
成し、金メッキ液に浸して穴が埋め込まれるまで金を堆
積してもよい。本実施例では、以上のような工程によ
り、ＶＩＡホール１３Ｂの形成を行う。
（Ａ）に示すように、基板表面の能動領域１１の部分と
金属電極６５の部分をワックス７６などで処理した後、
ガラス板７７に張り付け、基板裏面１０Ｂをアルミナ研
磨剤などで研磨し、基板の厚さが８０μｍになるまで研
磨する（図７（Ｂ））。その後、貫通したＶＩＡホール
内のレジスト６６Ｂを有機溶剤等で除去し（図７
（Ｃ））、裏面１０Ｂ全体にメッキ、真空蒸着法等で金
属の接地電極７８を形成する（図７（Ｄ））。なお、こ
の後、フォトエッチング法により基板裏面１０ＢのＶＩ
Ａホール以外の部分にレジストマスク（図示せず）を形
成し、金メッキ液に浸して穴が埋め込まれるまで金を堆
積してもよい。本実施例では、以上のような工程によ
り、ＶＩＡホール１３Ｂの形成を行う。
【００３６】このように、第４実施例の方法によれば、
半導体基板１０の表面１０Ｆに形成した十分に露光した
ネガ型フォトレジスト６６Ｂを充填した凹部１２の上部
に、リフトオフ法のためのポジ型フォトレジストのレジ
ストマスク６７Ｂを形成するため、マスク形成時の現像
工程において、凹部１２に充填したフォトレジスト６６
Ｂが除去されることがない。また、金属電極６５の形成
がリフトオフ法により行われ、ドライエッチングが不要
なため、半導体基板１０の表面１０Ｆの能動領域１１に
対して損傷を与えることがない。
半導体基板１０の表面１０Ｆに形成した十分に露光した
ネガ型フォトレジスト６６Ｂを充填した凹部１２の上部
に、リフトオフ法のためのポジ型フォトレジストのレジ
ストマスク６７Ｂを形成するため、マスク形成時の現像
工程において、凹部１２に充填したフォトレジスト６６
Ｂが除去されることがない。また、金属電極６５の形成
がリフトオフ法により行われ、ドライエッチングが不要
なため、半導体基板１０の表面１０Ｆの能動領域１１に
対して損傷を与えることがない。
【００３７】次に、本発明の第５実施例であるＶＩＡホ
ールの形成方法について、図８に基づき説明する。この
第５実施例の方法においては、半導体基板の表面に凹部
を形成し、結晶を成長させ、素子間を分離する工程まで
の手順については、上記した第３実施例の図３（Ａ）か
ら図４（Ａ）までの手順とまったく同一である。
ールの形成方法について、図８に基づき説明する。この
第５実施例の方法においては、半導体基板の表面に凹部
を形成し、結晶を成長させ、素子間を分離する工程まで
の手順については、上記した第３実施例の図３（Ａ）か
ら図４（Ａ）までの手順とまったく同一である。
【００３８】第５実施例の方法が第４実施例の方法と異
なる点は、以下の通りである。すなわち、素子間分離工
程後、図８（Ａ）に示すように、基板表面１０Ｂに第１
フォトレジスト８６Ａを塗布し、さらにその表面全体に
Ａｌ層８７を５００オングストローム真空蒸着する。次
に、Ａｌ層８７の上面に第２フォトレジスト８８Ａを塗
布して露光・現像し、金属電極８５を形成する領域の第
２フォトレジストを除去するフォトエッチング法により
ＶＩＡホールの凹部１２の上部の電極を形成する領域以
外の部分に第２フォトレジストのレジストマスク８８Ｂ
を形成し（図８（Ｃ））、露出した部分のＡｌ層８７を
ＮａＯＨ溶液にてエッチングする。このエッチングはウ
ェットエッチングには限定されずドライエッチングでも
かまわない。さらに、酸素プラズマ等のエッチング（ド
ライエッチングでもウェットエッチングでもかまわな
い）により基板表面が露出するまで第１フォトレジスト
８６Ａをエッチングした後（図８（Ｄ））、Ａｕを３０
００オングストローム蒸着し（図８（Ｅ））、リフトオ
フを行い、ＶＩＡホール内に充填したレジストマスク８
６Ｂの上部に金属電極８５を形成する（図８（Ｆ））。
上記の第２フォトレジスト８８Ａ，８８Ｂはネガ型フォ
トレジストでもよいし、ポジ型フォトレジスト（露光さ
れた部分が現像により除去されるタイプのフォトレジス
ト）でもよい。なお、基板表面側の工程の終了後、基板
裏面処理工程を行うが、これは上述した図７（Ａ）ない
し図７（Ｄ）に示す工程と同様である。
なる点は、以下の通りである。すなわち、素子間分離工
程後、図８（Ａ）に示すように、基板表面１０Ｂに第１
フォトレジスト８６Ａを塗布し、さらにその表面全体に
Ａｌ層８７を５００オングストローム真空蒸着する。次
に、Ａｌ層８７の上面に第２フォトレジスト８８Ａを塗
布して露光・現像し、金属電極８５を形成する領域の第
２フォトレジストを除去するフォトエッチング法により
ＶＩＡホールの凹部１２の上部の電極を形成する領域以
外の部分に第２フォトレジストのレジストマスク８８Ｂ
を形成し（図８（Ｃ））、露出した部分のＡｌ層８７を
ＮａＯＨ溶液にてエッチングする。このエッチングはウ
ェットエッチングには限定されずドライエッチングでも
かまわない。さらに、酸素プラズマ等のエッチング（ド
ライエッチングでもウェットエッチングでもかまわな
い）により基板表面が露出するまで第１フォトレジスト
８６Ａをエッチングした後（図８（Ｄ））、Ａｕを３０
００オングストローム蒸着し（図８（Ｅ））、リフトオ
フを行い、ＶＩＡホール内に充填したレジストマスク８
６Ｂの上部に金属電極８５を形成する（図８（Ｆ））。
上記の第２フォトレジスト８８Ａ，８８Ｂはネガ型フォ
トレジストでもよいし、ポジ型フォトレジスト（露光さ
れた部分が現像により除去されるタイプのフォトレジス
ト）でもよい。なお、基板表面側の工程の終了後、基板
裏面処理工程を行うが、これは上述した図７（Ａ）ない
し図７（Ｄ）に示す工程と同様である。
【００３９】このように、第５実施例の方法によれば、
半導体基板１０の表面１０Ｆに形成した、第１フォトレ
ジスト８６Ｂを充填した凹部１２の上部の金属電極８５
の形成が第２フォトレジストのレジストマスク８８Ｂを
用いたリフトオフ法により行われ、能動領域１１上の金
属のドライエッチングが不要なため、半導体基板１０の
表面１０Ｆの能動領域１１に対して損傷を与えることが
ない。
半導体基板１０の表面１０Ｆに形成した、第１フォトレ
ジスト８６Ｂを充填した凹部１２の上部の金属電極８５
の形成が第２フォトレジストのレジストマスク８８Ｂを
用いたリフトオフ法により行われ、能動領域１１上の金
属のドライエッチングが不要なため、半導体基板１０の
表面１０Ｆの能動領域１１に対して損傷を与えることが
ない。
【００４０】なお、本発明は、上記実施例に限定される
ものではない。上記実施例は、例示であり、本発明の特
許請求の範囲に記載された技術的思想と実質的に同一な
構成を有し、同様な作用効果を奏するものは、いかなる
ものであっても本発明の技術的範囲に包含される。
ものではない。上記実施例は、例示であり、本発明の特
許請求の範囲に記載された技術的思想と実質的に同一な
構成を有し、同様な作用効果を奏するものは、いかなる
ものであっても本発明の技術的範囲に包含される。
【００４１】例えば、上記第４実施例においては、凹部
１２を平坦に埋め込むフォトレジストとしてネガ型フォ
トレジストを用い、第２フォトレジストとしてポジ型フ
ォトレジストを用いる例について説明しているが、本発
明がこれには限定されず、上記とは逆に、凹部１２を平
坦に埋め込むフォトレジストとしてポジ型フォトレジス
トを用い、第２フォトレジストとしてネガ型フォトレジ
ストを用いるようにしてもかまわない。要は、凹部１２
に埋め込まれた部分６６Ｂが除去されないようにすれば
よいのである。
１２を平坦に埋め込むフォトレジストとしてネガ型フォ
トレジストを用い、第２フォトレジストとしてポジ型フ
ォトレジストを用いる例について説明しているが、本発
明がこれには限定されず、上記とは逆に、凹部１２を平
坦に埋め込むフォトレジストとしてポジ型フォトレジス
トを用い、第２フォトレジストとしてネガ型フォトレジ
ストを用いるようにしてもかまわない。要は、凹部１２
に埋め込まれた部分６６Ｂが除去されないようにすれば
よいのである。
【００４２】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、半導体基板の表面に能動領域を形成する以
前に、ＶＩＡホールのための凹部を形成しているため、
その凹部形成工程が非常に強いドライエッチング加工な
どであっても、能動領域の形成はエッチング工程後に行
われるので、能動領域に損傷を与えることがない。ま
た、請求項２記載の発明によれば、半導体基板の表面に
形成した凹部を金属で埋め込むことにより、ＶＩＡホー
ル自体の抵抗、インダクタンスの低減が図れ、また半導
体基板の裏面からの研磨等によって金属の部分を露出さ
せる際にも、過大な研磨による抵抗やインダクタンスの
増大を防ぐことができる。また、請求項３記載の発明に
よれば、半導体基板の表面に形成した十分に露光したネ
ガ型フォトレジストを充填した凹部の上部に、リフトオ
フ法のためのポジ型フォトレジストのレジストマスクを
形成するため、マスク形成時の現像工程において、凹部
に充填したネガ型フォトレジストが除去されることがな
い。また、金属電極の形成がリフトオフ法により行わ
れ、ドライエッチングが不要なため、半導体基板の表面
の能動領域に対して損傷を与えることがない。また、請
求項４記載の発明によれば、半導体基板の表面に形成し
た未露光のポジ型フォトレジストを充填した凹部の上部
に、リフトオフ法のためのネガ型フォトレジストのレジ
ストマスクを形成するため、マスク形成時の現像工程に
おいて、凹部に充填したポジ型フォトレジストが除去さ
れることがない。また、金属電極の形成がリフトオフ法
により行われ、ドライエッチングが不要なため、半導体
基板の表面の能動領域に対して損傷を与えることがな
い。また、請求項４記載の発明によれば、半導体基板の
表面に形成した、第１フォトレジストを充填した凹部の
上部の金属電極の形成が第２フォトレジストのレジスト
マスクを用いたリフトオフ法により行われ、能動領域上
の金属のドライエッチングが不要なため、半導体基板の
表面の能動領域に対して損傷を与えることがない。した
がって、従来の半導体製造技術のように、半導体基板表
面の素子レイアウトに対し基板裏面からマスク合わせを
行うことが不要となり、容易にＶＩＡホールが形成でき
るばかりでなく、基板裏面からの研磨が多すぎた場合で
も接地抵抗や接地インダクタンスの増大を防ぐことがで
き、またＶＩＡホール形成時のドライエッチングによる
基板上の能動領域へのダメージを回避することができる
ため、半導体装置の性能向上に寄与するところが大き
い。
明によれば、半導体基板の表面に能動領域を形成する以
前に、ＶＩＡホールのための凹部を形成しているため、
その凹部形成工程が非常に強いドライエッチング加工な
どであっても、能動領域の形成はエッチング工程後に行
われるので、能動領域に損傷を与えることがない。ま
た、請求項２記載の発明によれば、半導体基板の表面に
形成した凹部を金属で埋め込むことにより、ＶＩＡホー
ル自体の抵抗、インダクタンスの低減が図れ、また半導
体基板の裏面からの研磨等によって金属の部分を露出さ
せる際にも、過大な研磨による抵抗やインダクタンスの
増大を防ぐことができる。また、請求項３記載の発明に
よれば、半導体基板の表面に形成した十分に露光したネ
ガ型フォトレジストを充填した凹部の上部に、リフトオ
フ法のためのポジ型フォトレジストのレジストマスクを
形成するため、マスク形成時の現像工程において、凹部
に充填したネガ型フォトレジストが除去されることがな
い。また、金属電極の形成がリフトオフ法により行わ
れ、ドライエッチングが不要なため、半導体基板の表面
の能動領域に対して損傷を与えることがない。また、請
求項４記載の発明によれば、半導体基板の表面に形成し
た未露光のポジ型フォトレジストを充填した凹部の上部
に、リフトオフ法のためのネガ型フォトレジストのレジ
ストマスクを形成するため、マスク形成時の現像工程に
おいて、凹部に充填したポジ型フォトレジストが除去さ
れることがない。また、金属電極の形成がリフトオフ法
により行われ、ドライエッチングが不要なため、半導体
基板の表面の能動領域に対して損傷を与えることがな
い。また、請求項４記載の発明によれば、半導体基板の
表面に形成した、第１フォトレジストを充填した凹部の
上部の金属電極の形成が第２フォトレジストのレジスト
マスクを用いたリフトオフ法により行われ、能動領域上
の金属のドライエッチングが不要なため、半導体基板の
表面の能動領域に対して損傷を与えることがない。した
がって、従来の半導体製造技術のように、半導体基板表
面の素子レイアウトに対し基板裏面からマスク合わせを
行うことが不要となり、容易にＶＩＡホールが形成でき
るばかりでなく、基板裏面からの研磨が多すぎた場合で
も接地抵抗や接地インダクタンスの増大を防ぐことがで
き、またＶＩＡホール形成時のドライエッチングによる
基板上の能動領域へのダメージを回避することができる
ため、半導体装置の性能向上に寄与するところが大き
い。
【図１】本発明の第１実施例であるＶＩＡホールの形成
方法の手順を示す図である。
方法の手順を示す図である。
【図２】本発明の第２実施例であるＶＩＡホールの形成
方法の手順を示す図である。
方法の手順を示す図である。
【図３】本発明の第３実施例であるＶＩＡホールの形成
方法の手順を示す図（１）である。
方法の手順を示す図（１）である。
【図４】本発明の第３実施例であるＶＩＡホールの形成
方法の手順を示す図（２）である。
方法の手順を示す図（２）である。
【図５】本発明の第３実施例であるＶＩＡホールの形成
方法の手順を示す図（３）である。
方法の手順を示す図（３）である。
【図６】本発明の第４実施例であるＶＩＡホールの形成
方法の手順を示す図（１）である。
方法の手順を示す図（１）である。
【図７】本発明の第４実施例であるＶＩＡホールの形成
方法の手順を示す図（２）である。
方法の手順を示す図（２）である。
【図８】本発明の第５実施例であるＶＩＡホールの形成
方法の手順を示す図である。
方法の手順を示す図である。
【図９】従来例である半導体装置の製造方法の手順を示
す図（１）である。
す図（１）である。
【図１０】従来例である半導体装置の製造方法の手順を
示す図（２）である。
示す図（２）である。
【図１１】従来例である半導体装置の製造方法の手順を
示す図（３）である。
示す図（３）である。
【図１２】従来例である半導体装置の製造方法の手順を
示す図（４）である。
示す図（４）である。
【図１３】従来例である半導体装置の製造方法の手順を
示す図（５）である。
示す図（５）である。
１０ 半導体基板 １１ 能動領域 １２ 凹部 １３，１３Ａ ＶＩＡホール ２４ 金属 ２５ 金属電極 ３１ ＳｉＯＮ膜 ３６ フォトレジスト ４４ Ａｕ ４５ 金属電極 ４６ フォトレジスト ４７Ａ，４７Ｂ Ｔｉ／Ａｕ層 ４８Ａ，４８Ｂ フォトレジスト ５６ ワックス ５７ ガラス板 ５８ 金属電極 ６５ 金属電極 ６６Ａ，６６Ｂ ネガ型フォトレジスト ６７Ａ，６７Ｂ 第２フォトレジスト ７６ ワックス ７７ ガラス板 ７８ 金属電極 ８５ 金属電極 ８６Ａ，８６Ｂ フォトレジスト ８７ 金属層 ８８Ａ，８８Ｂ 第３フォトレジスト
Claims (5)
- 【請求項１】 半導体基板（１０）の表面（１０Ｆ）に
能動領域（１１）を形成する以前に、前記半導体基板
（１０）の前記表面（１０Ｆ）にその裏面（１０Ｂ）ま
で完全には貫通していない凹部（１２）を形成し、前記
半導体基板（１０）の厚みを前記半導体基板（１０）の
裏面（１０Ｂ）から前記凹部（１２）が出現するまで減
じることにより、前記半導体基板（１０）を貫通するＶ
ＩＡホール（１３）を形成することを特徴とする半導体
装置の製造方法。 - 【請求項２】 前記半導体基板（１０）の裏面（１０
Ｂ）の研磨により前記半導体基板（１０）の厚みを減じ
る以前に、前記凹部（１２）を金属（２４）で平坦に埋
め込み、前記金属（２４）の上にリフトオフ法により金
属電極（２５）を形成しておくことを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項３】 前記半導体基板（１０）の前記表面（１
０Ｆ）に前記凹部（１２）を形成後、前記半導体基板
（１０）の厚みを減じる以前に、前記半導体基板（１
０）の表面（１０Ｆ）の全面に、非露光部分が現像によ
り除去されるネガ型フォトレジスト（６６Ａ）を塗布
後、ドライエッチング法により前記ネガ型フォトレジス
ト（６６Ａ）が前記半導体基板（１０）と同一高さにな
るまでエッチングを行い、その後前記凹部（１２）内に
平坦に埋め込まれた前記ネガ型フォトレジスト（６６
Ｂ）を露光し、次いで露光部分が現像により除去される
ポジ型の第２フォトレジスト（６７Ａ）を塗布した後に
露光し現像を行うことにより金属電極（６５）を形成す
る領域の第２フォトレジスト（６７Ａ）を除去してレジ
ストマスク（６７Ｂ）を形成し、次いで前記金属電極
（６５）となる金属を全面に蒸着し、前記蒸着された金
属と前記レジストマスク（６７Ｂ）のうち不要な部分を
リフトオフ法により除去することを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項４】 前記半導体基板（１０）の前記表面（１
０Ｆ）に前記凹部（１２）を形成後、前記半導体基板
（１０）の厚みを減じる以前に、前記半導体基板（１
０）の表面（１０Ｆ）の全面に、露光部分が現像により
除去されるポジ型フォトレジスト（６６Ａ）を塗布後、
ドライエッチング法により前記ポジ型フォトレジスト
（６６Ａ）が前記半導体基板（１０）と同一高さになる
までエッチングを行い、次いで非露光部分が現像により
除去されるネガ型の第２フォトレジスト（６７Ａ）を塗
布した後に露光し現像を行うことにより金属電極（６
５）を形成する領域の前記第２フォトレジスト（６７
Ａ）を除去してレジストマスク（６７Ｂ）を形成し、次
いで前記金属電極（６５）となる金属を全面に蒸着し、
前記蒸着された金属と前記レジストマスク（６７Ｂ）の
うち不要な部分をリフトオフ法により除去することを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項５】 前記半導体基板（１０）の前記表面（１
０Ｆ）に前記凹部（１２）を形成後、前記半導体基板
（１０）の厚みを減じる以前に、前記半導体基板（１
０）の表面（１０Ｆ）の全面に、露光及び現像により不
要部分が除去される第１フォトレジスト（８６Ａ）を塗
布後、前記第１フォトレジスト（８６Ａ）の表面全面に
金属層（８７）を形成し、前記金属層（８７）の上面に
第２フォトレジスト（８８Ａ）を塗布した後に露光し現
像を行うことにより金属電極（８５）を形成する領域の
前記第２フォトレジスト（８８Ａ）を除去してレジスト
マスク（８８Ｂ）を形成し、次いで前記レジストマスク
（８８Ｂ）を用いて前記金属層（８７）をエッチング法
により除去し、次いで前記レジストマスク（８８Ｂ）お
よび前記金属層（８７）をマスクにして、エッチングに
より前記第１フォトレジスト（８６Ａ）が前記半導体基
板（１０）と同一高さになるまでエッチングを行い、金
属電極（８５）となる金属を全面に蒸着し、前記蒸着さ
れた金属と前記レジストマスク（６７Ｂ）と前記金属層
（８７）と前記第１フォトレジスト（８６Ａ）のうち不
要な部分をリフトオフ法により除去することを特徴とす
る請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8451095A JP2684597B2 (ja) | 1995-03-17 | 1995-03-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8451095A JP2684597B2 (ja) | 1995-03-17 | 1995-03-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08264563A JPH08264563A (ja) | 1996-10-11 |
| JP2684597B2 true JP2684597B2 (ja) | 1997-12-03 |
Family
ID=13832648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8451095A Expired - Fee Related JP2684597B2 (ja) | 1995-03-17 | 1995-03-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2684597B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101872744A (zh) * | 2010-06-03 | 2010-10-27 | 清华大学 | 一种硅衬底上制作化合物半导体mmic芯片的方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6077209B2 (ja) * | 2011-11-25 | 2017-02-08 | 株式会社フジミインコーポレーテッド | 研磨用組成物 |
-
1995
- 1995-03-17 JP JP8451095A patent/JP2684597B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101872744A (zh) * | 2010-06-03 | 2010-10-27 | 清华大学 | 一种硅衬底上制作化合物半导体mmic芯片的方法 |
| CN101872744B (zh) * | 2010-06-03 | 2012-12-26 | 清华大学 | 一种硅衬底上制作化合物半导体mmic芯片的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08264563A (ja) | 1996-10-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |