JP2677175B2 - コンピュータシステムの外部イベント検出方式 - Google Patents
コンピュータシステムの外部イベント検出方式Info
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- JP2677175B2 JP2677175B2 JP5313360A JP31336093A JP2677175B2 JP 2677175 B2 JP2677175 B2 JP 2677175B2 JP 5313360 A JP5313360 A JP 5313360A JP 31336093 A JP31336093 A JP 31336093A JP 2677175 B2 JP2677175 B2 JP 2677175B2
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Description
【０００１】
【産業上の利用分野】本発明は、コンピュータシステム
における外部イベント検出方式に関し、特に大量のイベ
ント検出を目的とするコンピュータシステムの外部イベ
ント検出方式に関するものである。
における外部イベント検出方式に関し、特に大量のイベ
ント検出を目的とするコンピュータシステムの外部イベ
ント検出方式に関するものである。
【０００２】
【従来の技術】従来、この種のコンピュータシステムの
外部イベント検出方式は、個々に発生する外部イベント
ごとに中央処理装置（以下「ＣＰＵ」という）に割り込
む割込み方式や、たとえば「１９９２年８月電子情報通
信学会誌Ｖｏｌ．７５Ｎｏ．８交換制御プログラムの基
本技術Ｐ．８６２〜Ｐ．８６９」に示されるように、Ｃ
ＰＵが周期的に外部イベント発生の有無を検出するルッ
クイン方式などがある。
外部イベント検出方式は、個々に発生する外部イベント
ごとに中央処理装置（以下「ＣＰＵ」という）に割り込
む割込み方式や、たとえば「１９９２年８月電子情報通
信学会誌Ｖｏｌ．７５Ｎｏ．８交換制御プログラムの基
本技術Ｐ．８６２〜Ｐ．８６９」に示されるように、Ｃ
ＰＵが周期的に外部イベント発生の有無を検出するルッ
クイン方式などがある。
【０００３】
【発明が解決しようとする課題】この従来の外部イベン
ト検出方式の割込み方式では、外部イベントが個々に発
生する度にＣＰＵに割込みが発生し、そのための制御移
行に伴なうＣＰＵの性能低下が発生イベント数に比例し
て大きくなる。従って、大量に外部イベントを処理する
ような場合には、コンピュータシステム全体としての性
能低下を引き起こすという欠点があった。またルックイ
ン方式では、個々のイベント発生をＣＰＵが能動的に検
出するためイベント数が多い場合、負荷量に比例すぜイ
ベント要因数に比例したＣＰＵの固定的な性能低下が大
きくなるという欠点があった。
ト検出方式の割込み方式では、外部イベントが個々に発
生する度にＣＰＵに割込みが発生し、そのための制御移
行に伴なうＣＰＵの性能低下が発生イベント数に比例し
て大きくなる。従って、大量に外部イベントを処理する
ような場合には、コンピュータシステム全体としての性
能低下を引き起こすという欠点があった。またルックイ
ン方式では、個々のイベント発生をＣＰＵが能動的に検
出するためイベント数が多い場合、負荷量に比例すぜイ
ベント要因数に比例したＣＰＵの固定的な性能低下が大
きくなるという欠点があった。
【０００４】
【課題を解決するための手段】本願発明の目的は、大量
の外部イベント検出のためにＣＰＵ負荷を低減すること
にある。このため本発明に係るコンピュータシステムの
外部イベント検出方式は、コンピュータシステムにおい
て、複数の外部イベントの発生をそれぞれ保持し、当該
外部イベント対応にイベント発生を通知するイベント発
生通知信号を出力する外部イベント保持手段と、いずれ
か一つのイベント発生通知信号を受信すると、当該イベ
ント発生通知信号にもとづく割込信号の出力を一定時間
遅延させ、当該遅延時間内に受信した他のイベント発生
信号とを集約した割込信号として出力する遅延手段と、
ＣＰＵのリセット命令を受けて、前記外部イベント保持
手段が保持する情報を個別に開放する第１のリセット信
号と、前記遅延手段の動作を開放する第２のリセット信
号とを与えるリセット手段とを有し、前記ＣＰＵは、前
記割込信号を受信すると前記外部イベント保持手段に保
持されている外部イベントを順次処理し、当該各処理の
終了に伴い前記第１のリセット信号に対応するリセット
命令を出力し、当該全ての処理が完了すると前記第２の
リセット信号に対応するリセット命令を出力することを
特徴とする。
の外部イベント検出のためにＣＰＵ負荷を低減すること
にある。このため本発明に係るコンピュータシステムの
外部イベント検出方式は、コンピュータシステムにおい
て、複数の外部イベントの発生をそれぞれ保持し、当該
外部イベント対応にイベント発生を通知するイベント発
生通知信号を出力する外部イベント保持手段と、いずれ
か一つのイベント発生通知信号を受信すると、当該イベ
ント発生通知信号にもとづく割込信号の出力を一定時間
遅延させ、当該遅延時間内に受信した他のイベント発生
信号とを集約した割込信号として出力する遅延手段と、
ＣＰＵのリセット命令を受けて、前記外部イベント保持
手段が保持する情報を個別に開放する第１のリセット信
号と、前記遅延手段の動作を開放する第２のリセット信
号とを与えるリセット手段とを有し、前記ＣＰＵは、前
記割込信号を受信すると前記外部イベント保持手段に保
持されている外部イベントを順次処理し、当該各処理の
終了に伴い前記第１のリセット信号に対応するリセット
命令を出力し、当該全ての処理が完了すると前記第２の
リセット信号に対応するリセット命令を出力することを
特徴とする。
【０００５】
【作用】このため個々の外部イベントをＣＰＵに通知す
る場合、許容される時間内で遅延させ、ＣＰＵが遅延イ
ベントを分析する時にその遅延時間内に発生した他のイ
ベントを含めて群処理することによりイベント当たりの
オーバヘッドを削減することができる。
る場合、許容される時間内で遅延させ、ＣＰＵが遅延イ
ベントを分析する時にその遅延時間内に発生した他のイ
ベントを含めて群処理することによりイベント当たりの
オーバヘッドを削減することができる。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は、本発明に係るコンピュータシステ
ムの外部イベント検出方式の一実施例を示すブロック図
である。
ムの外部イベント検出方式の一実施例を示すブロック図
である。
【０００８】図１において、遅延割込回路２は外部イベ
ント保持回路２１、遅延回路２２及びリセット回路２３
を有している。
ント保持回路２１、遅延回路２２及びリセット回路２３
を有している。
【０００９】外部イベント検出回路２１は発生した複数
の外部イベント１〜ｎを保持し、個々のイベント対応に
当該イベントの発生を通知するインベント発生通知信号
Ｓ１を出力する。
の外部イベント１〜ｎを保持し、個々のイベント対応に
当該イベントの発生を通知するインベント発生通知信号
Ｓ１を出力する。
【００１０】遅延回路２２では外部イベント保持回路か
ら出力されるイベント発生通知信号Ｓ１を受信すると、
ＣＰＵへの割込信号Ｓ２を許容される時間だけ遅延させ
て出力する。
ら出力されるイベント発生通知信号Ｓ１を受信すると、
ＣＰＵへの割込信号Ｓ２を許容される時間だけ遅延させ
て出力する。
【００１１】リセット回路２３は、外部イベントに対応
する処理が完了したＣＰＵ１からプロセッサバス３を経
由して送られるリセット命令Ｓ３を受信して、外部イベ
ント保持回路２１が保持している外部イベントの情報を
リセットさせるリセット信号Ｓ４と遅延回路２２の動作
をリセットさせるリセット信号Ｓ５とを出力する。
する処理が完了したＣＰＵ１からプロセッサバス３を経
由して送られるリセット命令Ｓ３を受信して、外部イベ
ント保持回路２１が保持している外部イベントの情報を
リセットさせるリセット信号Ｓ４と遅延回路２２の動作
をリセットさせるリセット信号Ｓ５とを出力する。
【００１２】次に、このように構成された本発明実施例
の動作について説明する。
の動作について説明する。
【００１３】入出力動作の終了などをＣＰＵ１に通知す
るための外部イベント１〜ｎは、一旦，外部イベント保
持回路２１でイベントが発生したことが保持される。保
持されると外部イベント保持回路２１の出力は活性化さ
れイベント発生通知信号Ｓ１として遅延回路２２へ通知
される。
るための外部イベント１〜ｎは、一旦，外部イベント保
持回路２１でイベントが発生したことが保持される。保
持されると外部イベント保持回路２１の出力は活性化さ
れイベント発生通知信号Ｓ１として遅延回路２２へ通知
される。
【００１４】遅延回路２２では外部イベントに対応した
いずれかの入力が活性化されると、当該入力に対応する
割込信号をすぐには発生させずに一定時間遅延させる。
この遅延させる一定時間は、発生イベントの処理上許容
され得る一定の遅延時間を、例えばタイマー等の手段に
より設定しておき、トリガーとなる最初のいずれかの入
力で減算を開始して、タイムアウトとなるまでに経過す
る時間をいう。そしてこの時間内に入力した情報を集約
化した出力が活性化されＣＰＵ１への割込信号Ｓ２とな
る。
いずれかの入力が活性化されると、当該入力に対応する
割込信号をすぐには発生させずに一定時間遅延させる。
この遅延させる一定時間は、発生イベントの処理上許容
され得る一定の遅延時間を、例えばタイマー等の手段に
より設定しておき、トリガーとなる最初のいずれかの入
力で減算を開始して、タイムアウトとなるまでに経過す
る時間をいう。そしてこの時間内に入力した情報を集約
化した出力が活性化されＣＰＵ１への割込信号Ｓ２とな
る。
【００１５】その結果ＣＰＵ１では割込処理が走行し、
割込み直接の要因となった外部イベントのみならず、遅
延時間内に発生して外部イベント保持回路２１に保持さ
れた外部イベント要因についてすべて検査を行いそれぞ
れの処理を行う。
割込み直接の要因となった外部イベントのみならず、遅
延時間内に発生して外部イベント保持回路２１に保持さ
れた外部イベント要因についてすべて検査を行いそれぞ
れの処理を行う。
【００１６】各イベントに対応する処理が完了すると、
当該処理が完了したことを反映するためにＣＰＵ１はプ
ロセッサバス３を介してリセット命令Ｓ３をリセット回
路２３に送出する。
当該処理が完了したことを反映するためにＣＰＵ１はプ
ロセッサバス３を介してリセット命令Ｓ３をリセット回
路２３に送出する。
【００１７】リセット回路３では、当該リセット命令Ｓ
３をデコードして処理が完了された外部イベント保持回
路２１の個々の回路をリセットして非活性化状態とす
る。
３をデコードして処理が完了された外部イベント保持回
路２１の個々の回路をリセットして非活性化状態とす
る。
【００１８】各イベントについてＣＰＵ１による割込処
理が一通り終了すると、ＣＰＵ１から送出されるリセッ
ト命令Ｓ３に基づいてリセット回路２３は活性化状態に
ある遅延回路２２をリセットする。これにより遅延回路
２２の出力は非活性状態となり、外部からのイベント発
生待ち状態となる。
理が一通り終了すると、ＣＰＵ１から送出されるリセッ
ト命令Ｓ３に基づいてリセット回路２３は活性化状態に
ある遅延回路２２をリセットする。これにより遅延回路
２２の出力は非活性状態となり、外部からのイベント発
生待ち状態となる。
【００１９】その後、外部イベント保持回路２１の出力
のどれか一つでも活性化されると遅延回路２２は、再び
一定時間の後、出力が活性化されＣＰＵ１に対して割り
込みを行う。
のどれか一つでも活性化されると遅延回路２２は、再び
一定時間の後、出力が活性化されＣＰＵ１に対して割り
込みを行う。
【００２０】このようにして、遅延割込回路２により、
外部イベントの発生毎にＣＰＵ１に割り込みを行うこと
なく、一定時間の遅延時間中に発生する外部イベントを
まとめて１回の割り込みで処理するものである。
外部イベントの発生毎にＣＰＵ１に割り込みを行うこと
なく、一定時間の遅延時間中に発生する外部イベントを
まとめて１回の割り込みで処理するものである。
【００２１】
【発明の効果】以上説明したように、本発明に係るコン
ピュータシステムの外部イベント検出方式は、イベント
発生に基づく割込信号を遅延させて通知することにより
１回の割込み処理で遅延中に発生した他の割込み要因を
も一緒に処理できる。
ピュータシステムの外部イベント検出方式は、イベント
発生に基づく割込信号を遅延させて通知することにより
１回の割込み処理で遅延中に発生した他の割込み要因を
も一緒に処理できる。
【００２２】統計的には外部イベントを束ねて割込通知
することになり、割込回数が削減され、ＣＰＵの割込処
理に要する処理が低減され、その結果としてシステムの
性能向上を図ることができる。
することになり、割込回数が削減され、ＣＰＵの割込処
理に要する処理が低減され、その結果としてシステムの
性能向上を図ることができる。
【図１】本発明に係るコンピュータシステムの外部イベ
ント検出方式の一実施例を示すブロック構成図。
ント検出方式の一実施例を示すブロック構成図。
１ ＣＰＵ ２ 遅延割込回路 ３ プロセッサバス ２１ 外部イベント保持回路 ２２ 遅延回路 ２３ リセット回路 Ｓ１ イベント発生通知信号 Ｓ２ 割込信号 Ｓ３ リセット命令 Ｓ４，Ｓ５ リセット信号
Claims (1)
- 【請求項１】コンピュータシステムにおいて、 複数の外部イベントの発生をそれぞれ保持し、当該外部
イベント対応にイベント発生を通知するイベント発生通
知信号を出力する外部イベント保持手段と、 いずれか一つのイベント発生通知信号を受信すると、当
該イベント発生通知信号にもとづく割込信号の出力を一
定時間遅延させ、当該遅延時間内に受信した他のイベン
ト発生信号とを集約した割込信号として出力する遅延手
段と、 中央処理装置のリセット命令を受けて、前記外部イベン
ト保持手段が保持する情報を個別に解放する第１のリセ
ット信号と、前記遅延手段の動作を開放する第２のリセ
ット信号とを与えるリセット手段とを有し、 前記中央処理装置は、前記割込信号を受信すると前記外
部イベント保持手段に保持されている外部イベントを順
次処理し、当該各処理の終了に伴い前記第１のリセット
信号に対応するリセット命令を出力し、当該全ての処理
が完了すると前記第２のリセット信号に対応するリセッ
ト命令を出力することを特徴とするコンピュータシステ
ムの外部イベント検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5313360A JP2677175B2 (ja) | 1993-12-14 | 1993-12-14 | コンピュータシステムの外部イベント検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5313360A JP2677175B2 (ja) | 1993-12-14 | 1993-12-14 | コンピュータシステムの外部イベント検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07168723A JPH07168723A (ja) | 1995-07-04 |
| JP2677175B2 true JP2677175B2 (ja) | 1997-11-17 |
Family
ID=18040326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5313360A Expired - Lifetime JP2677175B2 (ja) | 1993-12-14 | 1993-12-14 | コンピュータシステムの外部イベント検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2677175B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8782663B2 (en) | 2009-05-11 | 2014-07-15 | Nec Corporation | Terminal device, communication method used in the terminal device and recording medium |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5018814B2 (ja) | 2009-03-18 | 2012-09-05 | 富士ゼロックス株式会社 | 割り込み制御装置及び画像形成装置 |
| JP5267328B2 (ja) * | 2009-05-26 | 2013-08-21 | 富士通セミコンダクター株式会社 | 割り込み通知制御装置および半導体集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03167633A (ja) * | 1989-11-28 | 1991-07-19 | Oki Electric Ind Co Ltd | 割り込みプログラム管理方法 |
-
1993
- 1993-12-14 JP JP5313360A patent/JP2677175B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8782663B2 (en) | 2009-05-11 | 2014-07-15 | Nec Corporation | Terminal device, communication method used in the terminal device and recording medium |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07168723A (ja) | 1995-07-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970624 |