JP2676727B2 - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JP2676727B2 JP2676727B2 JP61311003A JP31100386A JP2676727B2 JP 2676727 B2 JP2676727 B2 JP 2676727B2 JP 61311003 A JP61311003 A JP 61311003A JP 31100386 A JP31100386 A JP 31100386A JP 2676727 B2 JP2676727 B2 JP 2676727B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- image processing
- image
- memory
- scanning direction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Storing Facsimile Image Data (AREA)
- Editing Of Facsimile Originals (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、入力された画像データの処理を大容量メモ
リを使用せずに行う画像処理装置に関するものである。 従来の技術 近年、画像入出力装置の解像度が向上し、大容量画像
メモリを使用した画像処理が行なわれている。この場合
に問題となるのは処理速度であり、画像入力装置から読
み込まれた画像データを即事処理し画像出力装置に出力
する装置が望まれ、画像処理装置においては即事処理お
よび高速処理が必要とされている。 以下、図面を参照しながら、上述した従来の画像処理
装置の一例について説明する。 第７図は従来の画像処理装置のブロック図を示すもの
である。第７図において、31は画像データを入力する入
力装置、32は前記画像データを処理するANDゲート、33
は前記ANDゲートからの画像データを出力する出力装
置、34は前記入力装置からの画素クロックCK4をカウン
トし有効画素範囲信号VENをCPUに出力する第一カウン
タ、35は前記信号VENの割込みによって主走査数をカウ
ントしENカウンタ,STカウンタに値を設定するCPU、36は
前記CPUのプログラムおよびデータを保持するROMおよび
RAM、37は前記STカウンタ，前記ENカウンタによってセ
ットまたはリセットされて前記ANDゲートに制御信号HC
を出力するフリップフロップ、38は画素クロックCK4を
カウントし前記CPUからの設定値によって前記フリップ
フロップをリセットするENカウンタ、39は画素クロック
CK4をカウントし前記CPUからの設定値によって前記フリ
ップフロップをセットするSTカウンタ、40は前記ENカウ
ンタ，前記STカウンタ，前記CPU,前記ROM,RAMを結ぶバ
ス、41はオリジナル原稿の先端位置を検出するセンサ
（OHP）である。 以上のように構成された画像処理装置について、以下
その動作の説明をする。 第８図（ａ）は入力装置31によって読み込まれるオリ
ジナル原稿である。第８図（ｂ）は入力装置31の画像読
み取り部を示したもので、41は画像読み取りセンサがオ
リジナル原稿の先端に達したことを検出するセンサ、42
は前記オリジナル原稿を置く原稿台、43は画像読み取り
センサ、44は螢光燈である。画像読み取りセンサ43はオ
リジナル原稿の先端位置Ｐより手前から副走査方向へ移
動し原稿台42、たとえばガラスなどに置かれた原稿を読
み込む。画像読み取りセンサ43はCCDラインセンサ等の
光電変換素子を用い、螢光燈44などを反射光によって写
真や印字情報を電気信号に変換する。入力装置31は読み
取り部より得られた電気信号をデジタル信号に変換し、
出力装置33より送られてくるライン同期信号LSYNCに合
わせて画像データVS1と画素クロックCK4を出力する。出
力装置33はANDゲート32より送られてくるシリアル画像
データを印字用紙に対して１ラインごとに印字する。印
字はたとえば電子写真プロセスによるレーザビームプリ
ンタを使う。出力装置33は各ラインの先頭に必ず同期信
号LSYNCを出力し、入力装置31と出力装置33の主走査方
向の位置合わせを行う。 第８図（ａ）の領域Ａの部分だけを出力する場合につ
いて説明する。領域Ａは副走査方向における画像読み取
り開始位置（START LINE）、画像読み取り終了位置（EN
D LINE）、ならびに主走査方向における画像読み取り開
始位置（START Bit）、画像読み取り終了位置（END Bi
t）の４つのポイントによって規定され、基準点Ｐから
の距離（mm）をそれぞれLx1,Lx2,Ly1,Ly2とする。副走
査方向Ｘの解像度をRX（ライン/mm）、主走査方向の解
像度をRY（ドット/mm）とすると領域Ａを規定する各デ
ータが算出される。 （START LINE）＝Lx1xR（ライン） ……（１） （END LINE）＝Lx2xRX（ライン） ……（２） （START Bit）＝Ly1xRY（ビット） ……（３） （END Bit）＝Ly2xRY（ビット） ……（４） 前記各ポイントデータ（１）〜（４）がRAM36に記憶
される。入力装置31より出力される画像データVS1はゲ
ート32に入力される制御信号HCによって、マスキング、
あるいはトリミングされて出力信号VS2となる。 原稿先端より手前からスタートしたセンサ43が基準点
Ｐを通過した時、CPU35はセンサ41でこれを検知し、副
走査方向Ｘのライン数のカウントを開始する。CPU35は
（START LINE）（１）にセンサ43が達するまでSTカウン
タ39,ENカウンタ38に対して、画像入力データがマスキ
ングされるように値を設定しておく。これによってフリ
ップフロップ37はゲート32に対して制御信号HCを“L"に
し、データをマスキングする。センサ43が（START LIN
E）（１）に達するとCPU35は信号VENによって、不使用
画像区間中にRAM36のデータ（START Bit）（３），（EN
D Bit）（４）をそれぞれSTカウンタ39,ENカウンタ38に
設定する。この設定によってフリップフロップ37は領域
Ａの区間だけに制御信号HCを“H"にし、領域Ａの部分の
画像データVS1が出力装置33にトリミングされてVS2とし
て出力される。センサ43が（END LINE）（２）に達する
と、CPU35はSTカウンタ39,ENカウンタ38に対して入力画
像信号VS1が出力されないよう値を設定し、制御信号HC
を“L"にする。以上の操作によってセンサ43が副走査方
向に移動して原稿読み取りを終了すると、領域Ａの部分
だけが印刷された印字原稿が実現される（たとえば特開
昭59−189772号公報）。 発明が解決しようとする問題点 しかしながら上記のような構成では、複数の処理が主
走査方向に対して多くなってくるとCPU自身の負担が増
大し、副走査方向の複数ラインにまたがって処理回路の
設定を行うことが必要になる。その結果、精度のよい編
集処理を行うことが不可能になり、出力画像に影響が出
てくるといった問題点を有していた。 本発明は上記問題点に鑑み、主走査方向および副走査
方向に対して行う複数処理を精度よく処理することを可
能とする画像処理装置を提供するものである。 問題点を解決するための手段 上記問題点を解決するために本発明の画像処理装置
は、画像入力装置から出力される主走査方向の画素クロ
ックをカウントする第１カウンタと、編集処理領域の位
置を示すアドレス情報と編集処理内容を示す画像処理情
報を書込む第１メモリ，第２メモリと、前記第１メモ
リ，前記第２メモリの出力データを選択する第２選択回
路と、前記第２選択回路より出力されるデータの中から
アドレス情報と前記第１カウンタの出力を比較する比較
回路と、前記比較回路から出力される一致信号をカウン
トする第２カウンタと、前記第２カウンタの出力とCPU
のアドレス出力を選択する第１選択回路と、前記第１選
択回路，前記第２選択回路，前記第１メモリ，前記第２
メモリを前記CPUからの指示によって、出力装置の同期
信号に同期しながら制御を行う制御回路と、前記第２選
択回路から出力されるデータの中から画像処理情報を入
力し、入力装置からの画像データを複数処理する画像処
理部と、同期信号を発生する出力装置と、副走査方向の
位置情報に応じて前記第１メモリ，または前記第２メモ
リへアドレス情報と画像処理情報を書き込み、終了後前
記制御回路に前記第１メモリ，前記第２メモリの切り換
えを行わせる前記CPUとを備えている。 作用 本発明は上記した構成によって、CPUがメモリに情報
を書き込む動作と、メモリ自身が書き込まれた情報で画
像処理部を制御する動作とを同時に実現することが可能
となる。よってCPUは複数の画像処理内容を変更する場
合、メモリの書込みが終了してから制御回路にメモリ切
り換えを指示することが可能となり、制御回路は前記CP
Uの指示後、出力装置の同期信号に同期してメモリを瞬
時に切り換え、画像処理内容の変更が複数ラインにおよ
ぶことはなくなる。結果、画像処理を精度よく行うこと
が可能となる。 実施例 以下本発明の一実施例の画像処理装置について、図面
を参照しながら説明する。 第１図は本発明の第１の実施例における画像処理装置
のブロック図を示すものである。第１図において、１は
画像データを入力する入力装置、２は前記画像データを
画像処理装置18cによって処理する画像処理部、３は前
記画像処理部からの画像データを出力する出力装置、４
は前記入力装置における画像読み取りセンサの位置情報
を示すデータ、５は前記入力装置より出力される画素ク
ロックCK2をカウントする第１カウンタ、６は第２選択
回路の出力18cの中からアドレス情報と前記第１カウン
タのカウント値を比較する比較回路、７は前記第２選択
回路，第１選択回路，第１メモリ，第２メモリをCPUの
指示により制御し、制御信号15を出力する制御回路、８
は前記比較回路より出力される一致信号CK3をカウント
する第２カウンタ、９は前記第１メモリ，第２メモリの
出力を選択する前記第２選択回路、10は前記第２カウン
タのカウント値17aとCPUからのアドレス出力17bを選択
する前記第１選択回路、11はアドレス情報と画像処理情
報を記憶する前記第１メモリ、12は前記アドレス情報と
前記画像処理情報を前記第１メモリ同様に記憶する第２
メモリ、13は前記CPU、21は前記CPUのプログラムおよび
データを保持するROM、14はデータを保持するRAM、16は
前記入力装置より出力される画像御み取りセンサの位置
情報出力と、前記CPUと前記第１メモリ，第２メモリと
前記ROM,RAMと前記制御回路と前記第１選択回路とを結
ぶバス、25はオリジナル原稿の先端位置を検出するセン
サ（OHP）である。 以上のように構成された画像処理装置について、以下
第１図，第２図，第３図および第４図を用いてその動作
を説明する。 第４図（ｂ）は、入力装置１の画像読み取り部を示し
たもので、26は原稿台、27は画像読み取りセンサ、25は
前記画像読み取りセンサがオリジナル原稿の先端に達し
たことを検出するセンサ（OHP）、29は螢光燈、28は前
記センサ27の位置情報を出力する部分である。28aはセ
ンサ27を取りつけた可動部に固定したセンサで、たとえ
ばMR素子等を使用する。28bは前記センサ28aより出力さ
れる擬似正弦波アナログ信号からディジタル化したパル
スを作り、これをカウントして精度の良い位置情報４を
出力する電子スケールである（たとえば、特開昭57−46
670号公報における電子ポテンショメータ等である）。
電子スケール28bは、CPU13よりクリアすることができ
る。28cは前記センサ28aのMR素子等から擬似正弦波出力
を得るために溝をカッテイングしたステータである。 センサ27はCCDラインセンサ等の光電変換素子を用
い、原稿台26、たとえば、ガラスなどに置かれたオリジ
ナル原稿の先端位置Ｐより手前から副走査方向へ移動
し、螢光燈29の反射光によって写真や印字情報を電気信
号に変換する。 入力装置１は画像読み取り部より得られた電気信号を
ディジタル信号に変換し、出力装置３より出力されるラ
イン同期信号LSYNCに同期して、画素データと画素クロ
ックCK2を出力する。センサ27がモータによって駆動さ
れ副走査方向Ｘへ移動すると、電子スケール28bより位
置情報４が出力される。電子スケール28bは副走査方向
Ｘに対してインクリメントされ、逆方向へはデクリメン
トされる。これによって、同一の領域を何回もスキャン
することが可能となる。また電子スケール28bは、原稿
先端位置Ｐにセンサ27が達するとCPU13によってクリア
される。CPU13はセンサ25によって先端位置Ｐを知る。
編集処理は、Ｐ点を基準に主走査方向Y,および副走査方
向Ｘに対して行うこととなる。主走査方向ＹのＰ点の位
置は、ライン同期信号LSYNCのパルス位置とし、出力装
置３より副走査方向Ｘの各ラインの先頭に必ず出力され
るものである。この同期信号LSYNCによって、入力装置
１と出力装置３の主走査方向Ｙに対する位置合わせを行
う。出力装置３は印字用紙に１ラインごと印字する。 第４図（ａ）は入力装置１によって読み込まれるオリ
ジナル原稿である。 第４図（ａ）において、副走査位置のXsからXenと、
主走査位置のy0からyn+1までをｎ＋１個の領域に分割し
た複数処理を行う一実施例を示す。領域０から領域ｎ
は、基準点Ｐからの距離（mm）によってそれぞれ規定さ
れる。主走査方向Ｙの解像度RY（ドット/mm）、副走査
方向Ｘの解像度RX（パルス/mm）とする。 領域０の場合、副走査方向ＸのスタートXs,エンドXe
n、主走査方向のスタートy0,エンドyn+1であるから以下
のようになる。 Xs＝x1×RX（パルス） ……（５） Xen＝x2×RX（パルス） ……（６） Y0＝y0×RY（ドット） ……（７） Y1＝y1×RY（ドット） ……（８） 同様に次の値も求められる。 Y2＝y2×RY（ドット） ……（９） Yn+1＝yn+1×RY（ドット） ……（10） 以上によって、領域０から領域ｎまでの情報が得ら
れ、これをもとにCPU13は第１メモリ11,または第２メモ
リ12に書き込むテーブルを作成し、RAM14に保存する。 第２図にRAM14に保存するテーブルのフォーマットを
示す。第１メモリ11,および第２メモリ12は同一構成で
あり、本実施例では（ｌ＋ｍ）ビットのビット長で、
（ｎ＋１）アドレスを持つ構成となる。l,m,nはそれぞ
れ処理画素数，処理回路制御ビット数，処理領域数に対
応し、必要数のビット、およびアドレスを割りつける。
メモリ部19の各アドレス０〜ｎに主走査方向アドレス値
ｌビット，コマンド部ｍビットを割り付ける。各アドレ
スの前記ｌビットの（ADD Ｙ＊）は、処理領域の終り
を示す画素数値、前記ｍビットには、画像処理回路の制
御ビットに与えるコマンド値（COM＊）を書き込む。 第３図は各メモリアドレスの前記コマンド部と、画像
処理部２の対応を示した図である。前記コマンド部の各
ビットは、画像処理部２の個々の処理ブロック2a〜2eに
接続されている。この構成によって、複数の処理を同時
に行うことができる。本実施例では、各処理ブロック2a
〜2eに対し１ビットを割り付けているが、複数ビット割
り付けても良い。また前記（ADD Yn+1＋１）の画素数
は、必要とする精度によって（１アドレス／複数ドッ
ト）を割り付けることも当然可能である。第２図に示う
テーブルは副走査方向Ｘの各処理領域ごとに作成するこ
とになる。本実施例では、基準点ＰからXs、XsからXe
n、Xenから原稿終端までとなる。基準点ＰからXs、Xen
から原稿終端までは編集処理を行わないので、同一のテ
ーブルとなり初期設定値を書き込む。 オリジナル原稿より手前から副走査方向Ｘにセンサ27
を移動する。センサ27が原稿先端Ｐに到達したことをセ
ンサ25で検知したCPU13は、電子スケール28bをクリアす
る。CPU13は電子スケール28bの値が前記（５）式の値、
すなわちXsに到達するまでに、（７）式から（10）式で
得られた（ADD Ｙ＊）に各処理コマンド（COM＊）を１
組としたテーブルをRAM14より読み出し、メモリ部19に
書き込む。メモリ部19の第１メモリ11と第２メモリ12
は、一方が画像処理部２を制御している間、他方はCPU1
3からのアクセスが可能となっている。センサ27がXsに
到達すると、CPU13は制御回路７に第１メモリ11と第２
メモリ12の切り替えを指示し、制御回路７は同期信号LS
YNCのパルスが入力された時点で、第２選択回路9,第１
選択回路10,メモリ部19を制御する制御信号15によっ
て、瞬間的に切り替え動作を行う。この動作によって、
今まで画像処理部２を制御していたメモリはCPU13から
アクセスが可能となり、CPU13からアクセス可能であっ
たメモリは画像処理部２を制御することとなる。画像処
理部２は前記設定内容に従って、領域０から領域ｎを複
数処理する。 通常CPU13は、センサ27がXenに到達するまで次の処理
テーブルをメモリに書き込むのであるが、本実施例で
は、この時点でCPU13がアクセスしているメモリの内容
は初期設定値となっており、領域Xenから原稿終端まで
の処理内容と一致しているために書き替え動作を行わな
い。CPU13はセンサ27が（６）式の値、すなわちXenに到
達したことを電子スケール28bによって検知すると制御
回路７に指示を与え、前回同様にメモリ部19の切り替え
を行う。画像処理部２は初期設定値のテーブルに従っ
て、Xenから原稿終端まで処理することとなる。 第１図において、前記メモリ部19の第１メモリ11,ま
たは第２メモリ12が画像処理部２を制御する方法を説明
する。 第１選択回路10はCPU13からアクセスするメモリに対
しては、アドレスバス17bを出力し、画像処理部２を制
御するメモリに対しては、第２カウンタ８のカウント値
17aを出力する。第１カウンタ5,および第２カウンタ８
はライン同期信号LSYNCのパルスによってクリアされ
る。これが副走査方向Ｘの各ラインの初期状態である。
第２選択回路９によって、メモリ部19の第１メモリ11の
出力18a,または第２メモリの出力18bの一方を出力す
る。第２選択回路９の出力18cのうち画像処理情報であ
るコマンド（COM＊）は画像処理部２へ出力され、主走
査方向Ｙの位置情報（ADD Ｙ＊）は比較回路６に出力
される。ラインの初期状態では第２カウンタ８はクリア
されているので、メモリアドレスは「０」である。よっ
て、第２選択回路９の出力18cへは（COM0），（ADD Y
1）が出力される。 本実施例において、副走査方向ＸのＰ点からXs、Xen
から原稿終端までの編集処理をしない領域では（COM0）
へは初期値を、（ADD Y1）へは「Yn+1＋１」の値をセ
ットすればよい。第１カウンタ５は入力装置１の画素ク
ロックCK2をカウントしてインクリメントしていくが、M
AX値が（Yn+1）であるように設定しているので（ADD Y
1）と一致することはなく、よって第２カウンタ８へク
ロックCK3が出力されることはない。結果、オリジナル
原稿領域内は（COM0）が画像処理部２へ与えられ、編集
処理はされない。 副走査方向ＸのXsからXenまでは第２図に示すように
領域０から領域ｎまでのテーブルをセットする。この場
合、第１カウンタ５がクリアされた状態からインクリメ
ントし（ADD Y1）すなわち「Y1」の画素で第２選択回
路９の出力と一致し、比較回路６より一致パルスCK3を
第２カウンタ８に出力する。第２カウンタ８はインクリ
メントし「１」となり、これはメモリアドレスであるか
らメモリは（COM1），（ADD Y2）を出力する。画像処
理部２は、「Y1」以後の処理を（COM1）に従って処理す
ることとなる。第１カウンタ５がさらにインクリメント
し「Y2」になるとふたたび比較回路６より一致パルスCK
3が出力され、第２カウンタ８はインクリメントされ、
メモリアドレスが「２」となる。この時、メモリは（CO
M2），（ADD Y3）出力し、画像処理部２は「Y2」以後
の処理を（COM2）に従って処理を行うこととなる。 同様な動作が繰り返し行なわれ、領域ｎすなわち（CO
Mn），（ADD Yn+1＋１）をメモリが出力した時点で、
第１カウンタ５と第２選択回路９の出力は一致しなくな
るので、第２カウンタ８はインクリメントされない。第
１カウンタ５が「Yn+1」になってからある時点で出力装
置３よりライン同期信号LSYNCが出力され、第１カウン
タ５および第２カウンタ８はクリアされる。これは前記
初期状態である。このようにして、（COM0）から（COM
n）までの処理内容が画像処理部にて各ラインごとにく
り返し出力されるので、メモリ部19が切り替えられない
以上、副走査方向Ｘの領域で同じ処理が主走査方向Ｙに
対して行うことができる。 以上の動作によってオリジナル原稿に対して、複数の
処理を精度よく行うことが可能となる。 本第１の実施例では、副主走査方向Ｘの位置情報をセ
ンサ27の位置から電子スケール28bによって検出した
が、これは通常の回転式エンコーダをモータ駆動用ワイ
ヤーに取付け、出力パルスをカウントすることによって
も可能である。 またRAM14に作成したテーブルは固定のパターンであ
ればROM21にあらかじめ書き込むこともでき、さらに副
走査方向Ｘの位置情報によって、テーブルを設定してい
たCPU13を専用ハードウェアで構築することも可能であ
る。 第５図は本発明の第２の実施例を示す画像処理装置の
ブロック図である。 同図において、２は画像処理部、３は出力装置、５は
第１カウンタ、６は比較回路、７は制御回路、８は第２
カウンタ、９は第２選択回路、10は第１選択回路、11は
第１メモリ、12は第２メモリ、13はCPU、14はRAM、15は
制御線、16はバス、17a〜17dはメモリアドレス、18a〜1
8cはメモリ出力、25はOHP、21はROMで、以上は第１図の
構成と同様なものである。第１図の構成と異なるのは、
入力装置22であり、第４図（ｂ）において位置検出部28
を削除し、出力装置３からのライン同期信号をCPU13に
割込み信号として入力する点である。 上記のように構成された画像処理装置について、以下
その動作を説明する。 第６図は、入力装置22の画像読み取り部を示したもの
で、26は原稿台、27は画像読み取りセンサ、25は前記画
像読み取りセンサがオリジナル原稿の先端に達したこと
を検出するセンサ、29は螢光燈である。 センサ27はCCDラインセンサ等の光電変換素子を用
い、原稿台26、たとえば、ガラスなどに置かれたオリジ
ナル原稿の先端位置Ｐより手前から副走査方向へ移動
し、螢光燈29の反射光によって写真や印字情報を電気信
号に変換する。 入力装置22は画像読み取り部より得られた電気信号を
ディジタル信号に変換し、出力装置３より出力されるラ
イン同期信号LSYNCに同期して、画素データと画素クロ
ックCK2を出力する。センサ27がモータによって駆動さ
れ副走査方向Ｘへ移動する間、出力装置３よりライン同
期信号LSYNCがCPU13に入力される。CPU13はライン同期
信号LSYNCが入力されるたびに、カウント情報をRAM14へ
データとして保存する。CPU13はセンサ25によって先端
位置Ｐを知る。編集処理は、Ｐ点を基準に主走査方向
Ｙ、および副走査方向Ｘに対して行うこととなる。主走
査方向ＹのＰ点の位置は、ライン同期信号LSYNCのパル
ス位置とし、出力装置３より副走査方向Ｘの各ラインの
先頭に必ず出力されるものである。この同期信号LSYNC
によって、入力装置22と出力装置３の主走査方向Ｙに対
する位置合わせを行う。出力装置３は印字用紙に１ライ
ンごと印字する 第４図（ａ）は入力装置22によって読み込まれるオリ
ジナル原稿である。 第４図（ａ）において、副走査位置のXsからXenと、
主走査位置のy0からyn+1までをｎ＋１個の領域に分割し
た複数処理を行う一実施例を示す。領域０から領域ｎ
は、基準点Ｐからの距離（mm）によってそれぞれ規定さ
れる。主走査方向Ｙの解像度RY（ドット/mm），副走査
方向Ｘの解像度RX（ライン/mm）とする。 領域０の場合、副走査方向ＸのスタートXs,エンドXe
n、主走査方向のスタートy0,エンドyn+1であるから以下
のようになる。 Xs＝x1×RX（ライン） ……（11） Xen＝x2×RX（ライン） ……（12） Y0＝y0×RY（ドット） ……（13） Y1＝y1×RY（ドット） ……（14） 同様に次の値も求められる。 Y2＝y2×RY（ドット） ……（15） Yn+1＝yn+1×RY（ドット） ……（16） 以上によって、領域０から領域ｎまでの情報が得ら
れ、これをもとにCPU13は第１メモリ11,または第２メモ
リ12に書き込むテーブルを作成し、RAM14に保存する。 RAM14に保存するテーブルは第１の実施例と同様であ
る。 オリジナル原稿より手前から副走査方向Ｘにセンサ27
を移動する。センサン27が原稿先端Ｐに到達したことを
センサ25で検知したCPU13は、RAM14に位置情報として保
存したカウントデータ値をクリアする。CPU13はRAM14に
保存したカウントデータ値が前記（11）式の値、すなわ
ちXsに到達するまでに、（13）式から（16）式で得られ
た（ADD Ｙ＊）に各処理コマンド（COM＊）を１組とし
たテーブルをRAM14より読み出し、メモリ部19に書き込
む。メモリ部19の第１メモリ11と第２メモリ12は、一方
が画像処理部２を制御している間、他方はCPU13からの
アクセスが可能となっている。センサ27がXsに到達する
と、CPU13は制御回路７に第１メモリ11と第２メモリ12
の切り替えを指示し、制御回路７は同期信号LSYNCのパ
ルスが入力された時点で、第２選択回路9,第１選択回路
10,メモリ部19を制御する制御信号15によって、瞬間的
に切り替え動作を行う。この動作によって、今まで画像
処理部２を制御していたメモリはCPU13からアクセスが
可能となり、CPU13からアクセス可能であったメモリは
画像処理部２を制御することとなる。画像処理部２は前
記設定内容に従って、領域０から領域ｎを複数処理す
る。 通常CPU13は、センサ27がXenに到達するまで次の処理
テーブルをメモリに書き込むのであるが、本第２の実施
例では、この時点でCPU13がアクセスしているメモリの
内容は初期設定値となっており、領域Xenから原稿終端
までの処理内容と一致しているために書き替え動作を行
わない。CPU13はセンサ27が（12）式の値、すなわちXen
に到達したことをRAM14に保存したカウントデータ値に
よって検知すると制御回路７に指示を与え、前回同様に
メモリ部19の切り替えを行う。画像処理部２は初期設定
値のテーブルに従って、Xenから原稿終端まで処理する
こととなる。 第５図において、前記メモリ部19の第１メモリ11,ま
たは第２メモリ12が画像処理部２を制御する方法は前記
第１の実施例と同様である。 本実施例において、副走査方向ＸのＰ点からXs、Xen
から原稿終端までの編集処理をしない領域では（COM0）
へは初期値を、（ADD Y1）へは「Yn+1＋１」の値をセ
ットすればよい。 以上の動作によってオリジナル原稿に対して、複数の
処理を精度よく行うことが可能となる。 本第２の実施例では、出力装置からのライン同期信号
をCPUに入力することによってオリジナル原稿の位置情
報を得、第１の実施例のようなエンコーダを使用せずに
済み、コスト的に安くすることが可能となる。 発明の効果 以上のように本発明は画像データを入力する入力手段
と、前記入力手段より出力される主走査方向の画素クロ
ックをカウントする第一カウント手段と、処理内容を記
憶する第一記憶手段，第二記憶手段と、前記第一記憶手
段，前記第二記憶手段の出力を選択する第二選択手段
と、前記第二選択手段より出力されるデータと前記第一
カウント手段のカウント出力を比較する比較手段と、前
記比較手段からの出力をカウントする第二カウント手段
と、前記第二カウント手段のカウント出力と画像処理内
容の設定手段のアドレス出力を選択し、前記第一記憶手
段，前記第二記憶手段に出力する第一選択手段と、前記
第一選択手段，前記第二選択手段，前記第一記憶手段，
前記第二記憶手段の出力をライン同期信号に同期して制
御する制御手段と、前記入力手段より入力された画像デ
ータを前記第一記憶手段または第二記憶手段の内容によ
って処理を行う画像処理手段と、副走査方向の位置情報
に応じて前記第一記憶手段または前記第二記憶手段へ画
像処理内容の設定を行う前記設定手段とを備えることに
より、前記設定手段が前記第一記憶手段，または前記第
二記憶手段に情報を書き込む動作と、前記記憶手段自身
が書き込まれた情報で前記画像処理手段を制御する動作
とを同時に実現することが可能となる。よって前記設定
手段は複数の画像処理内容を変更する場合、前記記憶手
段の書き込みが終了してから前記制御手段に前記記憶手
段切り換えを指示することが可能となり、前記制御手段
は前記設定手段の指示後、ライン同期信号に同期して前
記記憶手段を瞬時に切り換え、画像処理内容の変更が複
数ラインに及ぶことはなくなる。結果、画像処理を精度
よく行うことが可能となる。また画像処理手段の制御と
処理内容の設定動作を分離したことにより、画像処理速
度に比べてはるかに低速な前記設定手段を使用すること
が可能となり、さらに、複数領域の複数処理ブロックを
同時処理することが可能となることから高速な処理要求
に対応できる。前記記憶手段経由で処理内容を設定する
ことから汎用性を持っている。複数処理の回路が増設さ
れた場合、前記記憶手段のビット長を可変することで対
応でき、回路規模を小さくすることができるなどの効果
がある。
リを使用せずに行う画像処理装置に関するものである。 従来の技術 近年、画像入出力装置の解像度が向上し、大容量画像
メモリを使用した画像処理が行なわれている。この場合
に問題となるのは処理速度であり、画像入力装置から読
み込まれた画像データを即事処理し画像出力装置に出力
する装置が望まれ、画像処理装置においては即事処理お
よび高速処理が必要とされている。 以下、図面を参照しながら、上述した従来の画像処理
装置の一例について説明する。 第７図は従来の画像処理装置のブロック図を示すもの
である。第７図において、31は画像データを入力する入
力装置、32は前記画像データを処理するANDゲート、33
は前記ANDゲートからの画像データを出力する出力装
置、34は前記入力装置からの画素クロックCK4をカウン
トし有効画素範囲信号VENをCPUに出力する第一カウン
タ、35は前記信号VENの割込みによって主走査数をカウ
ントしENカウンタ,STカウンタに値を設定するCPU、36は
前記CPUのプログラムおよびデータを保持するROMおよび
RAM、37は前記STカウンタ，前記ENカウンタによってセ
ットまたはリセットされて前記ANDゲートに制御信号HC
を出力するフリップフロップ、38は画素クロックCK4を
カウントし前記CPUからの設定値によって前記フリップ
フロップをリセットするENカウンタ、39は画素クロック
CK4をカウントし前記CPUからの設定値によって前記フリ
ップフロップをセットするSTカウンタ、40は前記ENカウ
ンタ，前記STカウンタ，前記CPU,前記ROM,RAMを結ぶバ
ス、41はオリジナル原稿の先端位置を検出するセンサ
（OHP）である。 以上のように構成された画像処理装置について、以下
その動作の説明をする。 第８図（ａ）は入力装置31によって読み込まれるオリ
ジナル原稿である。第８図（ｂ）は入力装置31の画像読
み取り部を示したもので、41は画像読み取りセンサがオ
リジナル原稿の先端に達したことを検出するセンサ、42
は前記オリジナル原稿を置く原稿台、43は画像読み取り
センサ、44は螢光燈である。画像読み取りセンサ43はオ
リジナル原稿の先端位置Ｐより手前から副走査方向へ移
動し原稿台42、たとえばガラスなどに置かれた原稿を読
み込む。画像読み取りセンサ43はCCDラインセンサ等の
光電変換素子を用い、螢光燈44などを反射光によって写
真や印字情報を電気信号に変換する。入力装置31は読み
取り部より得られた電気信号をデジタル信号に変換し、
出力装置33より送られてくるライン同期信号LSYNCに合
わせて画像データVS1と画素クロックCK4を出力する。出
力装置33はANDゲート32より送られてくるシリアル画像
データを印字用紙に対して１ラインごとに印字する。印
字はたとえば電子写真プロセスによるレーザビームプリ
ンタを使う。出力装置33は各ラインの先頭に必ず同期信
号LSYNCを出力し、入力装置31と出力装置33の主走査方
向の位置合わせを行う。 第８図（ａ）の領域Ａの部分だけを出力する場合につ
いて説明する。領域Ａは副走査方向における画像読み取
り開始位置（START LINE）、画像読み取り終了位置（EN
D LINE）、ならびに主走査方向における画像読み取り開
始位置（START Bit）、画像読み取り終了位置（END Bi
t）の４つのポイントによって規定され、基準点Ｐから
の距離（mm）をそれぞれLx1,Lx2,Ly1,Ly2とする。副走
査方向Ｘの解像度をRX（ライン/mm）、主走査方向の解
像度をRY（ドット/mm）とすると領域Ａを規定する各デ
ータが算出される。 （START LINE）＝Lx1xR（ライン） ……（１） （END LINE）＝Lx2xRX（ライン） ……（２） （START Bit）＝Ly1xRY（ビット） ……（３） （END Bit）＝Ly2xRY（ビット） ……（４） 前記各ポイントデータ（１）〜（４）がRAM36に記憶
される。入力装置31より出力される画像データVS1はゲ
ート32に入力される制御信号HCによって、マスキング、
あるいはトリミングされて出力信号VS2となる。 原稿先端より手前からスタートしたセンサ43が基準点
Ｐを通過した時、CPU35はセンサ41でこれを検知し、副
走査方向Ｘのライン数のカウントを開始する。CPU35は
（START LINE）（１）にセンサ43が達するまでSTカウン
タ39,ENカウンタ38に対して、画像入力データがマスキ
ングされるように値を設定しておく。これによってフリ
ップフロップ37はゲート32に対して制御信号HCを“L"に
し、データをマスキングする。センサ43が（START LIN
E）（１）に達するとCPU35は信号VENによって、不使用
画像区間中にRAM36のデータ（START Bit）（３），（EN
D Bit）（４）をそれぞれSTカウンタ39,ENカウンタ38に
設定する。この設定によってフリップフロップ37は領域
Ａの区間だけに制御信号HCを“H"にし、領域Ａの部分の
画像データVS1が出力装置33にトリミングされてVS2とし
て出力される。センサ43が（END LINE）（２）に達する
と、CPU35はSTカウンタ39,ENカウンタ38に対して入力画
像信号VS1が出力されないよう値を設定し、制御信号HC
を“L"にする。以上の操作によってセンサ43が副走査方
向に移動して原稿読み取りを終了すると、領域Ａの部分
だけが印刷された印字原稿が実現される（たとえば特開
昭59−189772号公報）。 発明が解決しようとする問題点 しかしながら上記のような構成では、複数の処理が主
走査方向に対して多くなってくるとCPU自身の負担が増
大し、副走査方向の複数ラインにまたがって処理回路の
設定を行うことが必要になる。その結果、精度のよい編
集処理を行うことが不可能になり、出力画像に影響が出
てくるといった問題点を有していた。 本発明は上記問題点に鑑み、主走査方向および副走査
方向に対して行う複数処理を精度よく処理することを可
能とする画像処理装置を提供するものである。 問題点を解決するための手段 上記問題点を解決するために本発明の画像処理装置
は、画像入力装置から出力される主走査方向の画素クロ
ックをカウントする第１カウンタと、編集処理領域の位
置を示すアドレス情報と編集処理内容を示す画像処理情
報を書込む第１メモリ，第２メモリと、前記第１メモ
リ，前記第２メモリの出力データを選択する第２選択回
路と、前記第２選択回路より出力されるデータの中から
アドレス情報と前記第１カウンタの出力を比較する比較
回路と、前記比較回路から出力される一致信号をカウン
トする第２カウンタと、前記第２カウンタの出力とCPU
のアドレス出力を選択する第１選択回路と、前記第１選
択回路，前記第２選択回路，前記第１メモリ，前記第２
メモリを前記CPUからの指示によって、出力装置の同期
信号に同期しながら制御を行う制御回路と、前記第２選
択回路から出力されるデータの中から画像処理情報を入
力し、入力装置からの画像データを複数処理する画像処
理部と、同期信号を発生する出力装置と、副走査方向の
位置情報に応じて前記第１メモリ，または前記第２メモ
リへアドレス情報と画像処理情報を書き込み、終了後前
記制御回路に前記第１メモリ，前記第２メモリの切り換
えを行わせる前記CPUとを備えている。 作用 本発明は上記した構成によって、CPUがメモリに情報
を書き込む動作と、メモリ自身が書き込まれた情報で画
像処理部を制御する動作とを同時に実現することが可能
となる。よってCPUは複数の画像処理内容を変更する場
合、メモリの書込みが終了してから制御回路にメモリ切
り換えを指示することが可能となり、制御回路は前記CP
Uの指示後、出力装置の同期信号に同期してメモリを瞬
時に切り換え、画像処理内容の変更が複数ラインにおよ
ぶことはなくなる。結果、画像処理を精度よく行うこと
が可能となる。 実施例 以下本発明の一実施例の画像処理装置について、図面
を参照しながら説明する。 第１図は本発明の第１の実施例における画像処理装置
のブロック図を示すものである。第１図において、１は
画像データを入力する入力装置、２は前記画像データを
画像処理装置18cによって処理する画像処理部、３は前
記画像処理部からの画像データを出力する出力装置、４
は前記入力装置における画像読み取りセンサの位置情報
を示すデータ、５は前記入力装置より出力される画素ク
ロックCK2をカウントする第１カウンタ、６は第２選択
回路の出力18cの中からアドレス情報と前記第１カウン
タのカウント値を比較する比較回路、７は前記第２選択
回路，第１選択回路，第１メモリ，第２メモリをCPUの
指示により制御し、制御信号15を出力する制御回路、８
は前記比較回路より出力される一致信号CK3をカウント
する第２カウンタ、９は前記第１メモリ，第２メモリの
出力を選択する前記第２選択回路、10は前記第２カウン
タのカウント値17aとCPUからのアドレス出力17bを選択
する前記第１選択回路、11はアドレス情報と画像処理情
報を記憶する前記第１メモリ、12は前記アドレス情報と
前記画像処理情報を前記第１メモリ同様に記憶する第２
メモリ、13は前記CPU、21は前記CPUのプログラムおよび
データを保持するROM、14はデータを保持するRAM、16は
前記入力装置より出力される画像御み取りセンサの位置
情報出力と、前記CPUと前記第１メモリ，第２メモリと
前記ROM,RAMと前記制御回路と前記第１選択回路とを結
ぶバス、25はオリジナル原稿の先端位置を検出するセン
サ（OHP）である。 以上のように構成された画像処理装置について、以下
第１図，第２図，第３図および第４図を用いてその動作
を説明する。 第４図（ｂ）は、入力装置１の画像読み取り部を示し
たもので、26は原稿台、27は画像読み取りセンサ、25は
前記画像読み取りセンサがオリジナル原稿の先端に達し
たことを検出するセンサ（OHP）、29は螢光燈、28は前
記センサ27の位置情報を出力する部分である。28aはセ
ンサ27を取りつけた可動部に固定したセンサで、たとえ
ばMR素子等を使用する。28bは前記センサ28aより出力さ
れる擬似正弦波アナログ信号からディジタル化したパル
スを作り、これをカウントして精度の良い位置情報４を
出力する電子スケールである（たとえば、特開昭57−46
670号公報における電子ポテンショメータ等である）。
電子スケール28bは、CPU13よりクリアすることができ
る。28cは前記センサ28aのMR素子等から擬似正弦波出力
を得るために溝をカッテイングしたステータである。 センサ27はCCDラインセンサ等の光電変換素子を用
い、原稿台26、たとえば、ガラスなどに置かれたオリジ
ナル原稿の先端位置Ｐより手前から副走査方向へ移動
し、螢光燈29の反射光によって写真や印字情報を電気信
号に変換する。 入力装置１は画像読み取り部より得られた電気信号を
ディジタル信号に変換し、出力装置３より出力されるラ
イン同期信号LSYNCに同期して、画素データと画素クロ
ックCK2を出力する。センサ27がモータによって駆動さ
れ副走査方向Ｘへ移動すると、電子スケール28bより位
置情報４が出力される。電子スケール28bは副走査方向
Ｘに対してインクリメントされ、逆方向へはデクリメン
トされる。これによって、同一の領域を何回もスキャン
することが可能となる。また電子スケール28bは、原稿
先端位置Ｐにセンサ27が達するとCPU13によってクリア
される。CPU13はセンサ25によって先端位置Ｐを知る。
編集処理は、Ｐ点を基準に主走査方向Y,および副走査方
向Ｘに対して行うこととなる。主走査方向ＹのＰ点の位
置は、ライン同期信号LSYNCのパルス位置とし、出力装
置３より副走査方向Ｘの各ラインの先頭に必ず出力され
るものである。この同期信号LSYNCによって、入力装置
１と出力装置３の主走査方向Ｙに対する位置合わせを行
う。出力装置３は印字用紙に１ラインごと印字する。 第４図（ａ）は入力装置１によって読み込まれるオリ
ジナル原稿である。 第４図（ａ）において、副走査位置のXsからXenと、
主走査位置のy0からyn+1までをｎ＋１個の領域に分割し
た複数処理を行う一実施例を示す。領域０から領域ｎ
は、基準点Ｐからの距離（mm）によってそれぞれ規定さ
れる。主走査方向Ｙの解像度RY（ドット/mm）、副走査
方向Ｘの解像度RX（パルス/mm）とする。 領域０の場合、副走査方向ＸのスタートXs,エンドXe
n、主走査方向のスタートy0,エンドyn+1であるから以下
のようになる。 Xs＝x1×RX（パルス） ……（５） Xen＝x2×RX（パルス） ……（６） Y0＝y0×RY（ドット） ……（７） Y1＝y1×RY（ドット） ……（８） 同様に次の値も求められる。 Y2＝y2×RY（ドット） ……（９） Yn+1＝yn+1×RY（ドット） ……（10） 以上によって、領域０から領域ｎまでの情報が得ら
れ、これをもとにCPU13は第１メモリ11,または第２メモ
リ12に書き込むテーブルを作成し、RAM14に保存する。 第２図にRAM14に保存するテーブルのフォーマットを
示す。第１メモリ11,および第２メモリ12は同一構成で
あり、本実施例では（ｌ＋ｍ）ビットのビット長で、
（ｎ＋１）アドレスを持つ構成となる。l,m,nはそれぞ
れ処理画素数，処理回路制御ビット数，処理領域数に対
応し、必要数のビット、およびアドレスを割りつける。
メモリ部19の各アドレス０〜ｎに主走査方向アドレス値
ｌビット，コマンド部ｍビットを割り付ける。各アドレ
スの前記ｌビットの（ADD Ｙ＊）は、処理領域の終り
を示す画素数値、前記ｍビットには、画像処理回路の制
御ビットに与えるコマンド値（COM＊）を書き込む。 第３図は各メモリアドレスの前記コマンド部と、画像
処理部２の対応を示した図である。前記コマンド部の各
ビットは、画像処理部２の個々の処理ブロック2a〜2eに
接続されている。この構成によって、複数の処理を同時
に行うことができる。本実施例では、各処理ブロック2a
〜2eに対し１ビットを割り付けているが、複数ビット割
り付けても良い。また前記（ADD Yn+1＋１）の画素数
は、必要とする精度によって（１アドレス／複数ドッ
ト）を割り付けることも当然可能である。第２図に示う
テーブルは副走査方向Ｘの各処理領域ごとに作成するこ
とになる。本実施例では、基準点ＰからXs、XsからXe
n、Xenから原稿終端までとなる。基準点ＰからXs、Xen
から原稿終端までは編集処理を行わないので、同一のテ
ーブルとなり初期設定値を書き込む。 オリジナル原稿より手前から副走査方向Ｘにセンサ27
を移動する。センサ27が原稿先端Ｐに到達したことをセ
ンサ25で検知したCPU13は、電子スケール28bをクリアす
る。CPU13は電子スケール28bの値が前記（５）式の値、
すなわちXsに到達するまでに、（７）式から（10）式で
得られた（ADD Ｙ＊）に各処理コマンド（COM＊）を１
組としたテーブルをRAM14より読み出し、メモリ部19に
書き込む。メモリ部19の第１メモリ11と第２メモリ12
は、一方が画像処理部２を制御している間、他方はCPU1
3からのアクセスが可能となっている。センサ27がXsに
到達すると、CPU13は制御回路７に第１メモリ11と第２
メモリ12の切り替えを指示し、制御回路７は同期信号LS
YNCのパルスが入力された時点で、第２選択回路9,第１
選択回路10,メモリ部19を制御する制御信号15によっ
て、瞬間的に切り替え動作を行う。この動作によって、
今まで画像処理部２を制御していたメモリはCPU13から
アクセスが可能となり、CPU13からアクセス可能であっ
たメモリは画像処理部２を制御することとなる。画像処
理部２は前記設定内容に従って、領域０から領域ｎを複
数処理する。 通常CPU13は、センサ27がXenに到達するまで次の処理
テーブルをメモリに書き込むのであるが、本実施例で
は、この時点でCPU13がアクセスしているメモリの内容
は初期設定値となっており、領域Xenから原稿終端まで
の処理内容と一致しているために書き替え動作を行わな
い。CPU13はセンサ27が（６）式の値、すなわちXenに到
達したことを電子スケール28bによって検知すると制御
回路７に指示を与え、前回同様にメモリ部19の切り替え
を行う。画像処理部２は初期設定値のテーブルに従っ
て、Xenから原稿終端まで処理することとなる。 第１図において、前記メモリ部19の第１メモリ11,ま
たは第２メモリ12が画像処理部２を制御する方法を説明
する。 第１選択回路10はCPU13からアクセスするメモリに対
しては、アドレスバス17bを出力し、画像処理部２を制
御するメモリに対しては、第２カウンタ８のカウント値
17aを出力する。第１カウンタ5,および第２カウンタ８
はライン同期信号LSYNCのパルスによってクリアされ
る。これが副走査方向Ｘの各ラインの初期状態である。
第２選択回路９によって、メモリ部19の第１メモリ11の
出力18a,または第２メモリの出力18bの一方を出力す
る。第２選択回路９の出力18cのうち画像処理情報であ
るコマンド（COM＊）は画像処理部２へ出力され、主走
査方向Ｙの位置情報（ADD Ｙ＊）は比較回路６に出力
される。ラインの初期状態では第２カウンタ８はクリア
されているので、メモリアドレスは「０」である。よっ
て、第２選択回路９の出力18cへは（COM0），（ADD Y
1）が出力される。 本実施例において、副走査方向ＸのＰ点からXs、Xen
から原稿終端までの編集処理をしない領域では（COM0）
へは初期値を、（ADD Y1）へは「Yn+1＋１」の値をセ
ットすればよい。第１カウンタ５は入力装置１の画素ク
ロックCK2をカウントしてインクリメントしていくが、M
AX値が（Yn+1）であるように設定しているので（ADD Y
1）と一致することはなく、よって第２カウンタ８へク
ロックCK3が出力されることはない。結果、オリジナル
原稿領域内は（COM0）が画像処理部２へ与えられ、編集
処理はされない。 副走査方向ＸのXsからXenまでは第２図に示すように
領域０から領域ｎまでのテーブルをセットする。この場
合、第１カウンタ５がクリアされた状態からインクリメ
ントし（ADD Y1）すなわち「Y1」の画素で第２選択回
路９の出力と一致し、比較回路６より一致パルスCK3を
第２カウンタ８に出力する。第２カウンタ８はインクリ
メントし「１」となり、これはメモリアドレスであるか
らメモリは（COM1），（ADD Y2）を出力する。画像処
理部２は、「Y1」以後の処理を（COM1）に従って処理す
ることとなる。第１カウンタ５がさらにインクリメント
し「Y2」になるとふたたび比較回路６より一致パルスCK
3が出力され、第２カウンタ８はインクリメントされ、
メモリアドレスが「２」となる。この時、メモリは（CO
M2），（ADD Y3）出力し、画像処理部２は「Y2」以後
の処理を（COM2）に従って処理を行うこととなる。 同様な動作が繰り返し行なわれ、領域ｎすなわち（CO
Mn），（ADD Yn+1＋１）をメモリが出力した時点で、
第１カウンタ５と第２選択回路９の出力は一致しなくな
るので、第２カウンタ８はインクリメントされない。第
１カウンタ５が「Yn+1」になってからある時点で出力装
置３よりライン同期信号LSYNCが出力され、第１カウン
タ５および第２カウンタ８はクリアされる。これは前記
初期状態である。このようにして、（COM0）から（COM
n）までの処理内容が画像処理部にて各ラインごとにく
り返し出力されるので、メモリ部19が切り替えられない
以上、副走査方向Ｘの領域で同じ処理が主走査方向Ｙに
対して行うことができる。 以上の動作によってオリジナル原稿に対して、複数の
処理を精度よく行うことが可能となる。 本第１の実施例では、副主走査方向Ｘの位置情報をセ
ンサ27の位置から電子スケール28bによって検出した
が、これは通常の回転式エンコーダをモータ駆動用ワイ
ヤーに取付け、出力パルスをカウントすることによって
も可能である。 またRAM14に作成したテーブルは固定のパターンであ
ればROM21にあらかじめ書き込むこともでき、さらに副
走査方向Ｘの位置情報によって、テーブルを設定してい
たCPU13を専用ハードウェアで構築することも可能であ
る。 第５図は本発明の第２の実施例を示す画像処理装置の
ブロック図である。 同図において、２は画像処理部、３は出力装置、５は
第１カウンタ、６は比較回路、７は制御回路、８は第２
カウンタ、９は第２選択回路、10は第１選択回路、11は
第１メモリ、12は第２メモリ、13はCPU、14はRAM、15は
制御線、16はバス、17a〜17dはメモリアドレス、18a〜1
8cはメモリ出力、25はOHP、21はROMで、以上は第１図の
構成と同様なものである。第１図の構成と異なるのは、
入力装置22であり、第４図（ｂ）において位置検出部28
を削除し、出力装置３からのライン同期信号をCPU13に
割込み信号として入力する点である。 上記のように構成された画像処理装置について、以下
その動作を説明する。 第６図は、入力装置22の画像読み取り部を示したもの
で、26は原稿台、27は画像読み取りセンサ、25は前記画
像読み取りセンサがオリジナル原稿の先端に達したこと
を検出するセンサ、29は螢光燈である。 センサ27はCCDラインセンサ等の光電変換素子を用
い、原稿台26、たとえば、ガラスなどに置かれたオリジ
ナル原稿の先端位置Ｐより手前から副走査方向へ移動
し、螢光燈29の反射光によって写真や印字情報を電気信
号に変換する。 入力装置22は画像読み取り部より得られた電気信号を
ディジタル信号に変換し、出力装置３より出力されるラ
イン同期信号LSYNCに同期して、画素データと画素クロ
ックCK2を出力する。センサ27がモータによって駆動さ
れ副走査方向Ｘへ移動する間、出力装置３よりライン同
期信号LSYNCがCPU13に入力される。CPU13はライン同期
信号LSYNCが入力されるたびに、カウント情報をRAM14へ
データとして保存する。CPU13はセンサ25によって先端
位置Ｐを知る。編集処理は、Ｐ点を基準に主走査方向
Ｙ、および副走査方向Ｘに対して行うこととなる。主走
査方向ＹのＰ点の位置は、ライン同期信号LSYNCのパル
ス位置とし、出力装置３より副走査方向Ｘの各ラインの
先頭に必ず出力されるものである。この同期信号LSYNC
によって、入力装置22と出力装置３の主走査方向Ｙに対
する位置合わせを行う。出力装置３は印字用紙に１ライ
ンごと印字する 第４図（ａ）は入力装置22によって読み込まれるオリ
ジナル原稿である。 第４図（ａ）において、副走査位置のXsからXenと、
主走査位置のy0からyn+1までをｎ＋１個の領域に分割し
た複数処理を行う一実施例を示す。領域０から領域ｎ
は、基準点Ｐからの距離（mm）によってそれぞれ規定さ
れる。主走査方向Ｙの解像度RY（ドット/mm），副走査
方向Ｘの解像度RX（ライン/mm）とする。 領域０の場合、副走査方向ＸのスタートXs,エンドXe
n、主走査方向のスタートy0,エンドyn+1であるから以下
のようになる。 Xs＝x1×RX（ライン） ……（11） Xen＝x2×RX（ライン） ……（12） Y0＝y0×RY（ドット） ……（13） Y1＝y1×RY（ドット） ……（14） 同様に次の値も求められる。 Y2＝y2×RY（ドット） ……（15） Yn+1＝yn+1×RY（ドット） ……（16） 以上によって、領域０から領域ｎまでの情報が得ら
れ、これをもとにCPU13は第１メモリ11,または第２メモ
リ12に書き込むテーブルを作成し、RAM14に保存する。 RAM14に保存するテーブルは第１の実施例と同様であ
る。 オリジナル原稿より手前から副走査方向Ｘにセンサ27
を移動する。センサン27が原稿先端Ｐに到達したことを
センサ25で検知したCPU13は、RAM14に位置情報として保
存したカウントデータ値をクリアする。CPU13はRAM14に
保存したカウントデータ値が前記（11）式の値、すなわ
ちXsに到達するまでに、（13）式から（16）式で得られ
た（ADD Ｙ＊）に各処理コマンド（COM＊）を１組とし
たテーブルをRAM14より読み出し、メモリ部19に書き込
む。メモリ部19の第１メモリ11と第２メモリ12は、一方
が画像処理部２を制御している間、他方はCPU13からの
アクセスが可能となっている。センサ27がXsに到達する
と、CPU13は制御回路７に第１メモリ11と第２メモリ12
の切り替えを指示し、制御回路７は同期信号LSYNCのパ
ルスが入力された時点で、第２選択回路9,第１選択回路
10,メモリ部19を制御する制御信号15によって、瞬間的
に切り替え動作を行う。この動作によって、今まで画像
処理部２を制御していたメモリはCPU13からアクセスが
可能となり、CPU13からアクセス可能であったメモリは
画像処理部２を制御することとなる。画像処理部２は前
記設定内容に従って、領域０から領域ｎを複数処理す
る。 通常CPU13は、センサ27がXenに到達するまで次の処理
テーブルをメモリに書き込むのであるが、本第２の実施
例では、この時点でCPU13がアクセスしているメモリの
内容は初期設定値となっており、領域Xenから原稿終端
までの処理内容と一致しているために書き替え動作を行
わない。CPU13はセンサ27が（12）式の値、すなわちXen
に到達したことをRAM14に保存したカウントデータ値に
よって検知すると制御回路７に指示を与え、前回同様に
メモリ部19の切り替えを行う。画像処理部２は初期設定
値のテーブルに従って、Xenから原稿終端まで処理する
こととなる。 第５図において、前記メモリ部19の第１メモリ11,ま
たは第２メモリ12が画像処理部２を制御する方法は前記
第１の実施例と同様である。 本実施例において、副走査方向ＸのＰ点からXs、Xen
から原稿終端までの編集処理をしない領域では（COM0）
へは初期値を、（ADD Y1）へは「Yn+1＋１」の値をセ
ットすればよい。 以上の動作によってオリジナル原稿に対して、複数の
処理を精度よく行うことが可能となる。 本第２の実施例では、出力装置からのライン同期信号
をCPUに入力することによってオリジナル原稿の位置情
報を得、第１の実施例のようなエンコーダを使用せずに
済み、コスト的に安くすることが可能となる。 発明の効果 以上のように本発明は画像データを入力する入力手段
と、前記入力手段より出力される主走査方向の画素クロ
ックをカウントする第一カウント手段と、処理内容を記
憶する第一記憶手段，第二記憶手段と、前記第一記憶手
段，前記第二記憶手段の出力を選択する第二選択手段
と、前記第二選択手段より出力されるデータと前記第一
カウント手段のカウント出力を比較する比較手段と、前
記比較手段からの出力をカウントする第二カウント手段
と、前記第二カウント手段のカウント出力と画像処理内
容の設定手段のアドレス出力を選択し、前記第一記憶手
段，前記第二記憶手段に出力する第一選択手段と、前記
第一選択手段，前記第二選択手段，前記第一記憶手段，
前記第二記憶手段の出力をライン同期信号に同期して制
御する制御手段と、前記入力手段より入力された画像デ
ータを前記第一記憶手段または第二記憶手段の内容によ
って処理を行う画像処理手段と、副走査方向の位置情報
に応じて前記第一記憶手段または前記第二記憶手段へ画
像処理内容の設定を行う前記設定手段とを備えることに
より、前記設定手段が前記第一記憶手段，または前記第
二記憶手段に情報を書き込む動作と、前記記憶手段自身
が書き込まれた情報で前記画像処理手段を制御する動作
とを同時に実現することが可能となる。よって前記設定
手段は複数の画像処理内容を変更する場合、前記記憶手
段の書き込みが終了してから前記制御手段に前記記憶手
段切り換えを指示することが可能となり、前記制御手段
は前記設定手段の指示後、ライン同期信号に同期して前
記記憶手段を瞬時に切り換え、画像処理内容の変更が複
数ラインに及ぶことはなくなる。結果、画像処理を精度
よく行うことが可能となる。また画像処理手段の制御と
処理内容の設定動作を分離したことにより、画像処理速
度に比べてはるかに低速な前記設定手段を使用すること
が可能となり、さらに、複数領域の複数処理ブロックを
同時処理することが可能となることから高速な処理要求
に対応できる。前記記憶手段経由で処理内容を設定する
ことから汎用性を持っている。複数処理の回路が増設さ
れた場合、前記記憶手段のビット長を可変することで対
応でき、回路規模を小さくすることができるなどの効果
がある。
【図面の簡単な説明】
第１図は本発明の第１の実施例における画像処理装置の
ブロック図、第２図は前記第１図のメモリ部に対するメ
モリフォーマットを示した模式図、第３図は前記第１図
のメモリ部と画像処理部の対応を示したブロック図、第
４図（ａ）は前記第１図の装置を用いて行う編集の領域
を示した模式図、第４図（ｂ）は前記第１図の入力装置
の一部を拡大した拡大図、第５図は本発明の第２の実施
例における画像処理装置のブロック図、第６図は前記第
５図の入力装置の一部を拡大した拡大図、第７図は従来
の画像処理装置のブロック図、第８図（ａ）は第７図の
装置を用いて行うトリミング領域を示した模式図、第８
図（ｂ）は第７図の入力装置の一部を拡大して示した拡
大図である。 １……入力装置、２……画像処理部、３……出力装置、
４……位置情報データおよびリセット出力、５……第１
カウンタ、６……比較回路、７……制御回路、８……第
２カウンタ、９……第２選択回路、10……第１選択回
路、11……第１メモリ、12……第２メモリ、13……CP
U、14……RAM、15……制御線、16……バス、17a〜17d…
…メモリアドレス、18a〜18c……メモリ出力、19……メ
モリ部、21……ROM、25……OHP（原稿先端位置検出セン
サ）。
ブロック図、第２図は前記第１図のメモリ部に対するメ
モリフォーマットを示した模式図、第３図は前記第１図
のメモリ部と画像処理部の対応を示したブロック図、第
４図（ａ）は前記第１図の装置を用いて行う編集の領域
を示した模式図、第４図（ｂ）は前記第１図の入力装置
の一部を拡大した拡大図、第５図は本発明の第２の実施
例における画像処理装置のブロック図、第６図は前記第
５図の入力装置の一部を拡大した拡大図、第７図は従来
の画像処理装置のブロック図、第８図（ａ）は第７図の
装置を用いて行うトリミング領域を示した模式図、第８
図（ｂ）は第７図の入力装置の一部を拡大して示した拡
大図である。 １……入力装置、２……画像処理部、３……出力装置、
４……位置情報データおよびリセット出力、５……第１
カウンタ、６……比較回路、７……制御回路、８……第
２カウンタ、９……第２選択回路、10……第１選択回
路、11……第１メモリ、12……第２メモリ、13……CP
U、14……RAM、15……制御線、16……バス、17a〜17d…
…メモリアドレス、18a〜18c……メモリ出力、19……メ
モリ部、21……ROM、25……OHP（原稿先端位置検出セン
サ）。
Claims (1)
- (57)【特許請求の範囲】 １．画像データを入力する入力手段と、 ライン同期信号を発生する同期信号発生手段と、 前記入力手段より出力される主走査方向の画素クロック
をカウントする第１カウント手段と、 画像編集テーブルを記憶する第１記憶手段、第２記憶手
段と、 副走査方向の編集位置に対応して前記画像編集テーブル
の更新テーブルを第３記憶手段から入力し、前記第１記
憶手段または前記第２記憶手段に書き込む第１制御手段
と、 前記第１記憶手段の出力または前記第２記憶手段の出力
を選択する第２選択手段と、 前記第２選択手段によって選択された前記画像編集テー
ブル出力のうち、主走査方向の編集位置を示す主走査ア
ドレス値と前記第１カウント手段のカウント値を比較
し、一致信号を出力する比較手段と、 前記比較手段からの一致信号出力をカウントする第２カ
ウント手段と、 前記第２カウント手段のカウント出力と前記第１制御手
段より発生するアドレス出力を選択し、前記第１記憶手
段および第２記憶手段に入力されるアドレス信号の切り
換えを行なう第１選択手段と、 前記第２選択手段、前記第１選択手段、前記第１記憶手
段、前記第２記憶手段を前記ライン同期信号に同期して
制御する第２制御手段と、 前記入力手段より入力された画像データを前記第１記憶
手段または前記第２記憶手段に記憶されている前記画像
編集テーブルに従って処理を行う画像処理手段と、 を具備し、前記第１カウント手段、前記第２カウント手
段を前記ライン同期信号で初期化することで、前記第２
選択手段が前記第２制御手段によって制御されるまで、
画像処理手段はライン単位で同じ処理を繰り返し行うこ
とを特徴とする画像処理装置。 ２．画像編集テーブルは主走査方向の編集位置に対応し
た編集アドレスと前記編集アドレスに対応する編集処理
内容を示す編集コマンドによって構成されることを特徴
とする特許請求の範囲第１項記載の画像処理装置。 ３．更新テーブルは副走査方向の編集領域ごとに作成
し、前記第３記憶手段に格納されることを特徴とする特
許請求の範囲第１項記載の画像処理装置。 ４．第１制御手段は前記入力手段より出力される画像読
み取りセンサの副走査位置情報から副走査方向の編集位
置を検知するすることを特徴とする特許請求の範囲第１
項記載の画像処理装置。 ５．第１制御手段はライン同期信号をカウントすること
から副走査方向の編集位置を算出することを特徴とする
特許請求の範囲第１項記載の画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61311003A JP2676727B2 (ja) | 1986-12-29 | 1986-12-29 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61311003A JP2676727B2 (ja) | 1986-12-29 | 1986-12-29 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63167561A JPS63167561A (ja) | 1988-07-11 |
| JP2676727B2 true JP2676727B2 (ja) | 1997-11-17 |
Family
ID=18011953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61311003A Expired - Fee Related JP2676727B2 (ja) | 1986-12-29 | 1986-12-29 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2676727B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5814270A (ja) * | 1981-07-17 | 1983-01-27 | Fuji Photo Film Co Ltd | 画像走査記録方法 |
| JPS5981962A (ja) * | 1982-11-01 | 1984-05-11 | Ricoh Co Ltd | 画像処理装置 |
-
1986
- 1986-12-29 JP JP61311003A patent/JP2676727B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63167561A (ja) | 1988-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4196450A (en) | Selective copying apparatus | |
| EP0320014B1 (en) | Image processing system | |
| US5086497A (en) | Image output command method for image processing system | |
| US5163122A (en) | Image processing system | |
| JPH0312823B2 (ja) | ||
| GB2061667A (en) | Lay-out recording method | |
| JP2676727B2 (ja) | 画像処理装置 | |
| US5150648A (en) | Method and apparatus for detecting print-termination in line printer | |
| JPS62239662A (ja) | 原稿処理装置 | |
| JP2608879B2 (ja) | 原稿読み取り装置 | |
| JPS644389B2 (ja) | ||
| JP2668690B2 (ja) | 画像処理制御回路 | |
| JP2547147Y2 (ja) | データ移動編集装置 | |
| JPH02170769A (ja) | 色指定方法 | |
| JPH01238372A (ja) | レイアウトスキャナ用画像入力装置 | |
| JPH0132496B2 (ja) | ||
| JPS63105571A (ja) | 複写装置 | |
| JPH03213859A (ja) | 画像のトリミング範囲設定装置 | |
| JPH0546143B2 (ja) | ||
| JPH09179965A (ja) | 画像印字装置 | |
| JPH07212581A (ja) | 複合機 | |
| JPH11341232A (ja) | 画像読取装置 | |
| JPH0132495B2 (ja) | ||
| JPH089138A (ja) | 複写装置 | |
| JPS58129572A (ja) | 文書処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |