JP2674560B2 - Ｆｅｔの製造方法 - Google Patents
Ｆｅｔの製造方法Info
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- JP2674560B2 JP2674560B2 JP9525195A JP9525195A JP2674560B2 JP 2674560 B2 JP2674560 B2 JP 2674560B2 JP 9525195 A JP9525195 A JP 9525195A JP 9525195 A JP9525195 A JP 9525195A JP 2674560 B2 JP2674560 B2 JP 2674560B2
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Description
【０００１】
【産業上の利用分野】本発明は分子線結晶成長装置（Ｍ
ＢＥ装置）を用いた半導体装置の製造方法に関し、特
に、高移動度電界効果トランジスタの製造方法に関す
る。
ＢＥ装置）を用いた半導体装置の製造方法に関し、特
に、高移動度電界効果トランジスタの製造方法に関す
る。
【０００２】
【従来の技術】高移動度電界効果トランジスタ（ＦＥ
Ｔ）を作製する場合、ゲート電極が形成されるｎ型半導
体層は低濃度とし、２ＤＥＧ（２次元電子ガス）が形成
されるチャネル層に近いｎ型半導体層（電子供給層）は
高濃度とするステップドーピングがおこなわれ、ゲート
耐圧の向上と２ＤＥＧ濃度の増加をねらった構造が用い
られている。従来のステップドーピングを行った結晶成
長方法およびデバイス構造を図１，図３，図５を参照し
ながら説明する。
Ｔ）を作製する場合、ゲート電極が形成されるｎ型半導
体層は低濃度とし、２ＤＥＧ（２次元電子ガス）が形成
されるチャネル層に近いｎ型半導体層（電子供給層）は
高濃度とするステップドーピングがおこなわれ、ゲート
耐圧の向上と２ＤＥＧ濃度の増加をねらった構造が用い
られている。従来のステップドーピングを行った結晶成
長方法およびデバイス構造を図１，図３，図５を参照し
ながら説明する。
【０００３】分子線結晶成長法は超高真空中で成長する
結晶の構成原子を分子状にして加熱された結晶基板に供
給し単結晶を成長する方法である。図１に示すように、
超高真空槽１の中に、ＧａＡｓ基板２が保持され基板加
熱機構３によって約６００℃程度に加熱される。その
後、Ｇａ分子線源４−１のシャッタ４−２とＡｓ分子線
源５−１のシャッタ５−２が開放されてＧａ分子線とＡ
ｓ分子線がＧａＡｓ基板２（図３の１０１）上に到達し
てＧａＡｓ層１０２が１μｍ成長される。つぎに、Ｇａ
分子線源４−１のシャッタ４−２とＡｓ分子線源５−１
のシャッタ５−２は開放したままＡｌ分子線源６−１の
シャッタ６−２と第１のＳｉ分子線源７−１のシャッタ
７−２が開放されて不純物濃度が約５×１０18ｃｍ-3の
高濃度ｎ型Ａｌx Ｇａ1-x Ａｓ層（０＜ｘ＜１）（高濃
度電子供給層１０３）が０．０１μｍ成長される。次
に、第１のＳｉ分子線源７−１のシャッタ７−２を閉じ
ると同時に第２のＳｉ分子線源８−１のシャッタ８−２
を開放し、不純物濃度が約５×１０17ｃｍ-3の低濃度ｎ
型Ａｌx Ｇａ1-x Ａｓ層（低濃度電子供給層１０４）が
０．０２μｍ連続して成長され、最後にすべてのシャッ
タが閉じられて成長が完了される。
結晶の構成原子を分子状にして加熱された結晶基板に供
給し単結晶を成長する方法である。図１に示すように、
超高真空槽１の中に、ＧａＡｓ基板２が保持され基板加
熱機構３によって約６００℃程度に加熱される。その
後、Ｇａ分子線源４−１のシャッタ４−２とＡｓ分子線
源５−１のシャッタ５−２が開放されてＧａ分子線とＡ
ｓ分子線がＧａＡｓ基板２（図３の１０１）上に到達し
てＧａＡｓ層１０２が１μｍ成長される。つぎに、Ｇａ
分子線源４−１のシャッタ４−２とＡｓ分子線源５−１
のシャッタ５−２は開放したままＡｌ分子線源６−１の
シャッタ６−２と第１のＳｉ分子線源７−１のシャッタ
７−２が開放されて不純物濃度が約５×１０18ｃｍ-3の
高濃度ｎ型Ａｌx Ｇａ1-x Ａｓ層（０＜ｘ＜１）（高濃
度電子供給層１０３）が０．０１μｍ成長される。次
に、第１のＳｉ分子線源７−１のシャッタ７−２を閉じ
ると同時に第２のＳｉ分子線源８−１のシャッタ８−２
を開放し、不純物濃度が約５×１０17ｃｍ-3の低濃度ｎ
型Ａｌx Ｇａ1-x Ａｓ層（低濃度電子供給層１０４）が
０．０２μｍ連続して成長され、最後にすべてのシャッ
タが閉じられて成長が完了される。
【０００４】図５（ａ），（ｂ）にそれぞれ第１，第２
のＳｉ分子線源のシャッタの開閉状態にともなう第１，
第２のＳｉ分子線源からのＳｉ分子線強度の時間依存性
および成長された各層の膜厚と不純物濃度を示す。分子
線源のシャッタを開放した場合、分子線強度は最初が大
きく次第に減少して安定するまでに３０秒以上時間がか
かる。この原因はシャッタを解放した分子線源の温度が
変化するためである。
のＳｉ分子線源のシャッタの開閉状態にともなう第１，
第２のＳｉ分子線源からのＳｉ分子線強度の時間依存性
および成長された各層の膜厚と不純物濃度を示す。分子
線源のシャッタを開放した場合、分子線強度は最初が大
きく次第に減少して安定するまでに３０秒以上時間がか
かる。この原因はシャッタを解放した分子線源の温度が
変化するためである。
【０００５】図３に示すようにＧａＡｓ基板１０１上に
ＧａＡｓ層１０２，高濃度ｎ型Ａｌx Ｇａ1-x Ａｓ層
（１０３），低濃度ｎ型Ａｌx Ｇａ1-x Ａｓ層（１０
４）を順次成長した結晶を用いてゲート電極１０５を形
成する場合、ゲート耐圧が設計値になるように低濃度ｎ
型Ａｌx Ｇａ1-x Ａｓ層（１０４）を０．０１μｍ（設
計値）程度エッチングしてリセス部１０８を形成する。
このエッチング量は実際には０．０１±０．００３μｍ
の範囲でばらつく。そして、ソース電極１０７とドレイ
ン電極１０６を形成して高電子移動度ＦＥＴが形成され
る。
ＧａＡｓ層１０２，高濃度ｎ型Ａｌx Ｇａ1-x Ａｓ層
（１０３），低濃度ｎ型Ａｌx Ｇａ1-x Ａｓ層（１０
４）を順次成長した結晶を用いてゲート電極１０５を形
成する場合、ゲート耐圧が設計値になるように低濃度ｎ
型Ａｌx Ｇａ1-x Ａｓ層（１０４）を０．０１μｍ（設
計値）程度エッチングしてリセス部１０８を形成する。
このエッチング量は実際には０．０１±０．００３μｍ
の範囲でばらつく。そして、ソース電極１０７とドレイ
ン電極１０６を形成して高電子移動度ＦＥＴが形成され
る。
【０００６】
【発明が解決しようとする課題】従来の方法で成長され
たエピタキシャル結晶を用いて高電子移動度ＦＥＴを作
製した場合、ゲート電極１０５が形成される低濃度ｎ型
Ａｌx Ｇａ1-x Ａｓ層（１０４）の不純物濃度に濃度勾
配があるためにリセスエッチングを行なった後に形成さ
れたゲート電極のゲート耐圧はリセスエッチング量がば
らつく結果として設計値よりも小さくなってゲート耐圧
不良が多数発生するという問題点があった。
たエピタキシャル結晶を用いて高電子移動度ＦＥＴを作
製した場合、ゲート電極１０５が形成される低濃度ｎ型
Ａｌx Ｇａ1-x Ａｓ層（１０４）の不純物濃度に濃度勾
配があるためにリセスエッチングを行なった後に形成さ
れたゲート電極のゲート耐圧はリセスエッチング量がば
らつく結果として設計値よりも小さくなってゲート耐圧
不良が多数発生するという問題点があった。
【０００７】各分子線源のシャッタとＧａＡｓ基板２と
の間に図示しない主シャッタを設けておき、第１のＳｉ
分子線源のシャッタを閉じると同時に主シャッタを閉
じ、第２のＳｉ分子線源のシャッタを開放して温度が安
定してから主シャッタを開放することによって結晶成長
を再開すればこの問題点は解決できると一応は考えられ
る。この場合、例えば特開昭６０−１４７１１２号公報
に示されているように、主シャッタにしかるべき開口を
設けておき、Ａｓ分子線のみはＧａＡｓ基板２に供給し
続けて成長済のｎ型Ａｌx Ｇａ1-x Ａｓ層（１０３）か
らのＡｓの離脱を防止することは可能であるが、結晶成
長そのものは中断される。結晶成長を中断すると結晶界
面にカーボン等のＰ型不純物が取り込まれキャリアが減
少する結果２ＤＥＧ濃度が低くなり相互コンダクタンス
ｇm が低下するという新たな問題点が発生するので採用
できない。
の間に図示しない主シャッタを設けておき、第１のＳｉ
分子線源のシャッタを閉じると同時に主シャッタを閉
じ、第２のＳｉ分子線源のシャッタを開放して温度が安
定してから主シャッタを開放することによって結晶成長
を再開すればこの問題点は解決できると一応は考えられ
る。この場合、例えば特開昭６０−１４７１１２号公報
に示されているように、主シャッタにしかるべき開口を
設けておき、Ａｓ分子線のみはＧａＡｓ基板２に供給し
続けて成長済のｎ型Ａｌx Ｇａ1-x Ａｓ層（１０３）か
らのＡｓの離脱を防止することは可能であるが、結晶成
長そのものは中断される。結晶成長を中断すると結晶界
面にカーボン等のＰ型不純物が取り込まれキャリアが減
少する結果２ＤＥＧ濃度が低くなり相互コンダクタンス
ｇm が低下するという新たな問題点が発生するので採用
できない。
【０００８】本発明の目的は相互コンタグタンスｇm の
低下を招くことなくゲート耐圧を改善できるＦＥＴの製
造方法を提供することにある。
低下を招くことなくゲート耐圧を改善できるＦＥＴの製
造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明のＦＥＴの製造方
法は、結晶基板上にノンドープ半導体層でなるチャネル
層を形成し、前記ノンドープ半導体層とヘテロ接合をな
すキャリア供給層として所定濃度にドーピングされた一
導電型の第１の半導体層及びこれより低濃度にドーピン
グされた同じ導電型の第２の半導体層をＭＢＥ法により
順次に形成し、前記第２の半導体層にショットキー接合
するゲート電極を形成するＦＥＴの製造方法において、
第１の不純物分子線源のシャッタを解放してドーピング
用の不純物を供給しつつ前記第１の半導体層の形成を行
なう期間中に第２の不純物分子線源のシャッタを解放し
てドーピング用の不純物の供給を開始し、次に前記第２
の不純物分子線源からの分子線強度が一定となってから
前記第１の不純物分子線源のシャッタを閉じることによ
って連続的に前記第２の半導体層の形成を行なうという
ものである。
法は、結晶基板上にノンドープ半導体層でなるチャネル
層を形成し、前記ノンドープ半導体層とヘテロ接合をな
すキャリア供給層として所定濃度にドーピングされた一
導電型の第１の半導体層及びこれより低濃度にドーピン
グされた同じ導電型の第２の半導体層をＭＢＥ法により
順次に形成し、前記第２の半導体層にショットキー接合
するゲート電極を形成するＦＥＴの製造方法において、
第１の不純物分子線源のシャッタを解放してドーピング
用の不純物を供給しつつ前記第１の半導体層の形成を行
なう期間中に第２の不純物分子線源のシャッタを解放し
てドーピング用の不純物の供給を開始し、次に前記第２
の不純物分子線源からの分子線強度が一定となってから
前記第１の不純物分子線源のシャッタを閉じることによ
って連続的に前記第２の半導体層の形成を行なうという
ものである。
【００１０】第１の半導体層及び第２の半導体層は▲Ｉ
ＩＩ▼−▲Ｖ▼族化合物半導体で形成することができ
る。
ＩＩ▼−▲Ｖ▼族化合物半導体で形成することができ
る。
【００１１】更に、第１の半導体層及び第２の半導体層
をｎ型Ａｌx Ｇａ1-x Ａｓ層（０＜ｘ＜１）で形成し、
ドーピング用の不純物をＳｉとすることができる。
をｎ型Ａｌx Ｇａ1-x Ａｓ層（０＜ｘ＜１）で形成し、
ドーピング用の不純物をＳｉとすることができる。
【００１２】
【作用】第１の半導体層の形成中には第１，第２の不純
物分子線源から不純物分子線が供給されるが、前者から
の不純物分子線強度の方が大きいから後者からの影響は
少ないし、必要なドーピング量に見合った合計値に設定
しておけば殆んど問題はない。第２の半導体層の形成時
には第２の不純物分子線源からの分子線強度は安定して
いるので均一なドーピングができるし、結晶成長は中断
しなくてすむ。
物分子線源から不純物分子線が供給されるが、前者から
の不純物分子線強度の方が大きいから後者からの影響は
少ないし、必要なドーピング量に見合った合計値に設定
しておけば殆んど問題はない。第２の半導体層の形成時
には第２の不純物分子線源からの分子線強度は安定して
いるので均一なドーピングができるし、結晶成長は中断
しなくてすむ。
【００１３】
【実施例】本発明の第１の実施例について図１，図２，
図３を参照しながら説明する。図１に示すような超高真
空槽１の中に、ＧａＡｓ基板２が保持され基板加熱機構
３によって約６００℃程度に加熱される。その後、Ｇａ
分子線源４−１のシャッタ４−２とＡｓ分子線源５−１
のシャッタ５−２が開放されてＧａ分子線とＡｓ分子線
がＧａＡｓ基板２（図３の１０１）上に到達してＧａＡ
ｓ層１０２が１μｍ成長される。つぎに、Ｇａ分子線源
のシャッタ４−２とＡｓ分子線源のシャッタ５−２を開
放したままＡｌ分子線源６−１のシャッタ６−２と第１
のＳｉ分子線源７−１のシャッタ７−２が開放されて不
純物濃度が約５×１０18ｃｍ-3の高濃度ｎ型Ａｌx Ｇａ
1-x Ａｓ層（高濃度電子供給層１０３）の成長が開始さ
れる。
図３を参照しながら説明する。図１に示すような超高真
空槽１の中に、ＧａＡｓ基板２が保持され基板加熱機構
３によって約６００℃程度に加熱される。その後、Ｇａ
分子線源４−１のシャッタ４−２とＡｓ分子線源５−１
のシャッタ５−２が開放されてＧａ分子線とＡｓ分子線
がＧａＡｓ基板２（図３の１０１）上に到達してＧａＡ
ｓ層１０２が１μｍ成長される。つぎに、Ｇａ分子線源
のシャッタ４−２とＡｓ分子線源のシャッタ５−２を開
放したままＡｌ分子線源６−１のシャッタ６−２と第１
のＳｉ分子線源７−１のシャッタ７−２が開放されて不
純物濃度が約５×１０18ｃｍ-3の高濃度ｎ型Ａｌx Ｇａ
1-x Ａｓ層（高濃度電子供給層１０３）の成長が開始さ
れる。
【００１４】次に、第１のＳｉ分子線源のシャッタ７−
２を閉じる３０秒前に第２のＳｉ分子線源８−１のシャ
ッタ８−２を開放し、高濃度ｎ型Ａｌx Ｇａ1-x Ａｓ層
（１０３）が０．０１μｍ成長された後、第１のＳｉ分
子線源のシャッタ７−２を閉じることによって不純物濃
度がほぼ５×１０17ｃｍ-3の低濃度ｎ型Ａｌx Ｇａ1-x
Ａｓ層（低濃度電子供給層１０４）が０．０２μｍ連続
して成長される。成長を連続的に行うので、成長を中断
することによるカーボン等のＰ型不純物の取り込みを防
ぐことができる。最後にすべての分子線源のシャッタを
閉じて成長が終了される。
２を閉じる３０秒前に第２のＳｉ分子線源８−１のシャ
ッタ８−２を開放し、高濃度ｎ型Ａｌx Ｇａ1-x Ａｓ層
（１０３）が０．０１μｍ成長された後、第１のＳｉ分
子線源のシャッタ７−２を閉じることによって不純物濃
度がほぼ５×１０17ｃｍ-3の低濃度ｎ型Ａｌx Ｇａ1-x
Ａｓ層（低濃度電子供給層１０４）が０．０２μｍ連続
して成長される。成長を連続的に行うので、成長を中断
することによるカーボン等のＰ型不純物の取り込みを防
ぐことができる。最後にすべての分子線源のシャッタを
閉じて成長が終了される。
【００１５】図２（ａ），（ｂ）にそれぞれ第１の実施
例における第１，第２のＳｉ分子線源のシャッタの開閉
状態にともなう第１，第２のＳｉ分子線源からのＳｉ分
子線強度の時間依存性（図２（ａ））および成長された
ｎ型Ａｌx Ｇａ1-x Ａｓ層の膜厚と不純物濃度の関係
（図２（ｂ））を示す。各分子線源のシャッタを開放し
た場合、各分子線強度は最初が大きく次第に減少して安
定するまでに約３０秒かかる。高濃度ｎ型Ａｌx Ｇａ
1-x Ａｓ層（１０３）の成長に約４５秒を要するので、
高濃度ｎ型Ａｌx Ｇａ1-x Ａｓ層（１０３）の成長中に
第２のＳｉ分子線源８−１のシャッタ８−２を開放して
おき、第２のＳｉ分子線源からのＳｉ分子線強度が安定
してから第１のＳｉ分子線源７−１のシャッタ７−２を
閉じることにより従来例に比較して均一にドーピングさ
れた低濃度ｎ型Ａｌx Ｇａ1-x Ａｓ層（１０４）を成長
することができる。高濃度ｎ型Ａｌx Ｇａ1-x Ａｓ層
（１０３）の不純物濃度は第２のＳｉ分子線源からのＳ
ｉ分子線強度のオーバーシュートによる不均一が生じる
が、この不均一は約１０％であり、ＦＥＴの特性に殆ん
ど影響はない。
例における第１，第２のＳｉ分子線源のシャッタの開閉
状態にともなう第１，第２のＳｉ分子線源からのＳｉ分
子線強度の時間依存性（図２（ａ））および成長された
ｎ型Ａｌx Ｇａ1-x Ａｓ層の膜厚と不純物濃度の関係
（図２（ｂ））を示す。各分子線源のシャッタを開放し
た場合、各分子線強度は最初が大きく次第に減少して安
定するまでに約３０秒かかる。高濃度ｎ型Ａｌx Ｇａ
1-x Ａｓ層（１０３）の成長に約４５秒を要するので、
高濃度ｎ型Ａｌx Ｇａ1-x Ａｓ層（１０３）の成長中に
第２のＳｉ分子線源８−１のシャッタ８−２を開放して
おき、第２のＳｉ分子線源からのＳｉ分子線強度が安定
してから第１のＳｉ分子線源７−１のシャッタ７−２を
閉じることにより従来例に比較して均一にドーピングさ
れた低濃度ｎ型Ａｌx Ｇａ1-x Ａｓ層（１０４）を成長
することができる。高濃度ｎ型Ａｌx Ｇａ1-x Ａｓ層
（１０３）の不純物濃度は第２のＳｉ分子線源からのＳ
ｉ分子線強度のオーバーシュートによる不均一が生じる
が、この不均一は約１０％であり、ＦＥＴの特性に殆ん
ど影響はない。
【００１６】図３に示したデバイス構造に本実施例の方
法で実現し従来例と同時に低濃度ｎ型Ａｌx Ｇａ1-x Ａ
ｓ層（１０４）を０．０１±０．００３μｍエッチング
してリセス部１０８を形成し、ゲート電極１０５を形成
した場合、ゲート電極１０５が形成される低濃度ｎ型Ａ
ｌx Ｇａ1-x Ａｓ層（１０４）のリセス表面の濃度のば
らつきが改善されてほぼ一定であるため、作製した高電
子移動度電界効果トランジスタのゲート耐圧不良は従来
の成長方法を用いた時よりも非常に減少し、歩留まりが
向上した。
法で実現し従来例と同時に低濃度ｎ型Ａｌx Ｇａ1-x Ａ
ｓ層（１０４）を０．０１±０．００３μｍエッチング
してリセス部１０８を形成し、ゲート電極１０５を形成
した場合、ゲート電極１０５が形成される低濃度ｎ型Ａ
ｌx Ｇａ1-x Ａｓ層（１０４）のリセス表面の濃度のば
らつきが改善されてほぼ一定であるため、作製した高電
子移動度電界効果トランジスタのゲート耐圧不良は従来
の成長方法を用いた時よりも非常に減少し、歩留まりが
向上した。
【００１７】次に本発明の第２の実施例について説明す
る。図１に示した超高真空槽１の中に、ＧａＡｓ基板２
（図３の１０１）が保持され基板加熱機構３によって約
６００℃程度に加熱される。その後、Ｇａ分子線源４−
１のシャッタ４−２とＡｓ分子線源５−１のシャッタ５
−２が開放されてＧａ分子線とＡｓ分子線がＧａＡｓ基
板２上に到達してＧａＡｓ層が１μｍ成長される。つぎ
に、Ｇａ分子線源のシャッタ４−２とＡｓ分子線源のシ
ャッタ５−２を解放したままＡｌ分子線源６−１のシャ
ッタ６−２と第１のＳｉ分子線源７−１のシャッタ７−
２と第２のＳｉ分子線源８−１のシャッタ８−２が開放
されて不純物濃度が約５×１０18ｃｍ-3の高濃度ｎ型Ａ
ｌx Ｇａ1-x Ａｓ層（１０３）が成長される。次に、第
１のＳｉ分子線源７−１のシャッタ７−２を閉じること
によって不純物濃度が５×１０17ｃｍ-3の低濃度ｎ型Ａ
ｌx Ｇａ1-x Ａｓ層（１０４）が連続して成長される。
成長を連続的に行うのは、成長を中断することによるカ
ーボン等のＰ型不純物の取り込みを防ぐためである。最
後にすべての分子線源のシャッタを閉じて成長が終了さ
れる。
る。図１に示した超高真空槽１の中に、ＧａＡｓ基板２
（図３の１０１）が保持され基板加熱機構３によって約
６００℃程度に加熱される。その後、Ｇａ分子線源４−
１のシャッタ４−２とＡｓ分子線源５−１のシャッタ５
−２が開放されてＧａ分子線とＡｓ分子線がＧａＡｓ基
板２上に到達してＧａＡｓ層が１μｍ成長される。つぎ
に、Ｇａ分子線源のシャッタ４−２とＡｓ分子線源のシ
ャッタ５−２を解放したままＡｌ分子線源６−１のシャ
ッタ６−２と第１のＳｉ分子線源７−１のシャッタ７−
２と第２のＳｉ分子線源８−１のシャッタ８−２が開放
されて不純物濃度が約５×１０18ｃｍ-3の高濃度ｎ型Ａ
ｌx Ｇａ1-x Ａｓ層（１０３）が成長される。次に、第
１のＳｉ分子線源７−１のシャッタ７−２を閉じること
によって不純物濃度が５×１０17ｃｍ-3の低濃度ｎ型Ａ
ｌx Ｇａ1-x Ａｓ層（１０４）が連続して成長される。
成長を連続的に行うのは、成長を中断することによるカ
ーボン等のＰ型不純物の取り込みを防ぐためである。最
後にすべての分子線源のシャッタを閉じて成長が終了さ
れる。
【００１８】図４（ａ），（ｂ）にそれぞれ第１，第２
のＳｉ分子線源のシャッタの開閉状態とＳｉ分子線強度
の時間依存性および成長されたｎ型Ａｌx Ｇａ1-x Ａｓ
層の膜厚と不純物濃度の関係を示す。各分子線源のシャ
ッタを開放した場合、各分子線の強度は最初が大きく次
第に減少して安定するまでに３０秒以上時間がかかる。
のＳｉ分子線源のシャッタの開閉状態とＳｉ分子線強度
の時間依存性および成長されたｎ型Ａｌx Ｇａ1-x Ａｓ
層の膜厚と不純物濃度の関係を示す。各分子線源のシャ
ッタを開放した場合、各分子線の強度は最初が大きく次
第に減少して安定するまでに３０秒以上時間がかかる。
【００１９】本実施例では第２のＳｉ分子線源のシャッ
タを高濃度ｎ型Ａｌx Ｇａ1-x Ａｓ層を成長すると同時
に開放するため、第２のＳｉ分子線源からの分子線強度
が一定になってから低濃度ｎ型Ａｌx Ｇａ1-x Ａｓ層の
成長を行なうので不純物濃度は一定となる。高濃度ｎ型
Ａｌx Ｇａ1-x Ａｓ層の形成中は第１，第２のＳｉ分子
線源から不純物が同時に供給されるが、その合計の所望
の値になるように予め第１のＳｉ分子線源からのＳｉ分
子線源強度を設定しておけばよいので問題はない。第１
の実施例より高濃度ｎ型Ａｌx Ｇａ1-x Ａｓ層及び低濃
度ｎ型Ａｌx Ｇａ1-x Ａｓ層の不純物濃度を均一にでき
従ってゲート耐圧不良は一層改善できる利点がある。
タを高濃度ｎ型Ａｌx Ｇａ1-x Ａｓ層を成長すると同時
に開放するため、第２のＳｉ分子線源からの分子線強度
が一定になってから低濃度ｎ型Ａｌx Ｇａ1-x Ａｓ層の
成長を行なうので不純物濃度は一定となる。高濃度ｎ型
Ａｌx Ｇａ1-x Ａｓ層の形成中は第１，第２のＳｉ分子
線源から不純物が同時に供給されるが、その合計の所望
の値になるように予め第１のＳｉ分子線源からのＳｉ分
子線源強度を設定しておけばよいので問題はない。第１
の実施例より高濃度ｎ型Ａｌx Ｇａ1-x Ａｓ層及び低濃
度ｎ型Ａｌx Ｇａ1-x Ａｓ層の不純物濃度を均一にでき
従ってゲート耐圧不良は一層改善できる利点がある。
【００２０】以上、不純物としてＳｉを使用する例につ
いて述べたが、不純物としては化合物半導体に通常使用
されるものなら何でもよい。また、キャリアが電子の場
合について説明したがホールの場合にも適用できる。更
に、材料としてＡｌx Ｇａ1-x Ａｓの場合について説明
したが、ＧａＡｓやＧａＩｎＡｓＰなどその他の化合物
半導体を使用しうることは当業者にとって明らかであろ
う。
いて述べたが、不純物としては化合物半導体に通常使用
されるものなら何でもよい。また、キャリアが電子の場
合について説明したがホールの場合にも適用できる。更
に、材料としてＡｌx Ｇａ1-x Ａｓの場合について説明
したが、ＧａＡｓやＧａＩｎＡｓＰなどその他の化合物
半導体を使用しうることは当業者にとって明らかであろ
う。
【００２１】
【発明の効果】以上説明したように本発明は、高移動度
ＦＥＴのキャリア供給層をＭＢＥ法により所定濃度の第
１の半導体層及びより低濃度の第２の半導体層を形成す
る場合に、第１の不純物分子線源のシャッタを解放して
ドーピング用不純物を供給しつつ第１の半導体層の形成
を行なう期間中に第２の不純物分子線源のシャッタを開
放してドーピング用の不純物の供給を開始し、次に第２
の不純物分子線源からの分子線強度が一定となってから
第１の不純物分子線源のシャッタを閉じることによっ
て、結晶成長を中断することなく、第１の半導体層と連
続して不純物濃度の均一な第２の半導体層を形成するこ
とができるので、第２の半導体層に形成されるショット
キーゲート電圧の耐圧を改善できるという効果がある。
また、結晶成長を中断することによる界面の汚染を防止
できるので相互コンダクタンスの低下を招くこともな
い。
ＦＥＴのキャリア供給層をＭＢＥ法により所定濃度の第
１の半導体層及びより低濃度の第２の半導体層を形成す
る場合に、第１の不純物分子線源のシャッタを解放して
ドーピング用不純物を供給しつつ第１の半導体層の形成
を行なう期間中に第２の不純物分子線源のシャッタを開
放してドーピング用の不純物の供給を開始し、次に第２
の不純物分子線源からの分子線強度が一定となってから
第１の不純物分子線源のシャッタを閉じることによっ
て、結晶成長を中断することなく、第１の半導体層と連
続して不純物濃度の均一な第２の半導体層を形成するこ
とができるので、第２の半導体層に形成されるショット
キーゲート電圧の耐圧を改善できるという効果がある。
また、結晶成長を中断することによる界面の汚染を防止
できるので相互コンダクタンスの低下を招くこともな
い。
【図１】ＭＢＥ装置の概要を示すブロック図である。
【図２】本発明の第１の実施例における第１，第２のＳ
ｉ分子線源からのＳｉ分子線強度の時間依存性を示すグ
ラフ（図２（ａ））およびｎ型Ａｌx Ｇａ1-x Ａｓ層の
不純物濃度分布を示すグラフ（図２（ｂ））である。
ｉ分子線源からのＳｉ分子線強度の時間依存性を示すグ
ラフ（図２（ａ））およびｎ型Ａｌx Ｇａ1-x Ａｓ層の
不純物濃度分布を示すグラフ（図２（ｂ））である。
【図３】高電子移動度ＦＥＴを示す断面図である。
【図４】本発明の第２の実施例における第１，第２のＳ
ｉ分子線源からのＳｉ分子線強度の時間依存性を示すグ
ラフ（図４（ａ））およびｎ型Ａｌx Ｇａ1-x Ａｓ層の
不純物濃度分布を示すグラフ（図４（ｂ））である。
ｉ分子線源からのＳｉ分子線強度の時間依存性を示すグ
ラフ（図４（ａ））およびｎ型Ａｌx Ｇａ1-x Ａｓ層の
不純物濃度分布を示すグラフ（図４（ｂ））である。
【図５】従来例における第１，第２のＳｉ分子線源から
のＳｉ分子線強度の時間依存性を示すグラフ（図５
（ａ））およびｎ型Ａｌx Ｇａ1-x Ａｓ層の不純物濃度
分布を示すグラフである。
のＳｉ分子線強度の時間依存性を示すグラフ（図５
（ａ））およびｎ型Ａｌx Ｇａ1-x Ａｓ層の不純物濃度
分布を示すグラフである。
１ 超高真空槽 ２ ＧａＡｓ基板 ３ 基板加熱機構 ４−１ Ｇａ分子線源 ４−２ Ｇａ分子線源のシャッタ ５−１ Ａｓ分子線源 ５−２ Ａｓ分子線源のシャッタ ６−１ Ａｌ分子線源 ６−２ Ａｌ分子線源のシャッタ ７−１ 第１のＳｉ分子線源 ７−２ 第１のＳｉ分子線源のシャッタ ８−１ 第２のＳｉ分子線源 ８−２ 第２のＳｉ分子線源のシャッタ １０１ ＧａＡｓ基板 １０２ ＧａＡｓ層（チャネル層） １０３ 高濃度電子供給層（高濃度ｎ型Ａｌx Ｇａ
1-x Ａｓ層） １０４ 低濃度電子供給層（低濃度ｎ型Ａｌx Ｇａ
1-x Ａｓ層） １０５ ゲート電極 １０６ ドレイン電極 １０７ ソース電極 １０８ リセス部
1-x Ａｓ層） １０４ 低濃度電子供給層（低濃度ｎ型Ａｌx Ｇａ
1-x Ａｓ層） １０５ ゲート電極 １０６ ドレイン電極 １０７ ソース電極 １０８ リセス部
Claims (3)
- 【請求項１】 結晶基板上にノンドープ半導体層でなる
チャネル層を形成し、前記ノンドープ半導体層とヘテロ
接合をなすキャリア供給層として所定濃度にドーピング
された一導電型の第１の半導体層及びこれより低濃度に
ドーピングされた同じ導電型の第２の半導体層をＭＢＥ
法により順次に形成し、前記第２の半導体層にショット
キー接合するゲート電極を形成するＦＥＴの製造方法に
おいて、第１の不純物分子線源のシャッタを解放してド
ーピング用の不純物を供給しつつ前記第１の半導体層の
形成を行なう期間中に第２の不純物分子線源のシャッタ
を解放してドーピング用の不純物の供給を開始し、次に
前記第２の不純物分子線源からの分子線強度が一定とな
ってから前記第１の不純物分子線源のシャッタを閉じる
ことによって連続的に前記第２の半導体層の形成を行な
うことを特徴とするＦＥＴの製造方法。 - 【請求項２】 第１の半導体層及び第２の半導体層が▲
ＩＩＩ▼−▲Ｖ▼族化合物半導体でなる請求項１又は２
記載のＦＥＴの製造方法。 - 【請求項３】 第１の半導体層及び第２の半導体層がｎ
型Ａｌx Ｇａ1-x Ａｓ層（０＜ｘ＜１）であり、ドーピ
ング用の不純物がＳｉである請求項１又は２記載のＦＥ
Ｔの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9525195A JP2674560B2 (ja) | 1995-04-20 | 1995-04-20 | Ｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9525195A JP2674560B2 (ja) | 1995-04-20 | 1995-04-20 | Ｆｅｔの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08288309A JPH08288309A (ja) | 1996-11-01 |
| JP2674560B2 true JP2674560B2 (ja) | 1997-11-12 |
Family
ID=14132546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9525195A Expired - Fee Related JP2674560B2 (ja) | 1995-04-20 | 1995-04-20 | Ｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674560B2 (ja) |
-
1995
- 1995-04-20 JP JP9525195A patent/JP2674560B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08288309A (ja) | 1996-11-01 |
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