JP2674560B2 - Fetの製造方法 - Google Patents
Fetの製造方法Info
- Publication number
- JP2674560B2 JP2674560B2 JP9525195A JP9525195A JP2674560B2 JP 2674560 B2 JP2674560 B2 JP 2674560B2 JP 9525195 A JP9525195 A JP 9525195A JP 9525195 A JP9525195 A JP 9525195A JP 2674560 B2 JP2674560 B2 JP 2674560B2
- Authority
- JP
- Japan
- Prior art keywords
- molecular beam
- beam source
- shutter
- layer
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【0001】
【産業上の利用分野】本発明は分子線結晶成長装置(M
BE装置)を用いた半導体装置の製造方法に関し、特
に、高移動度電界効果トランジスタの製造方法に関す
る。
BE装置)を用いた半導体装置の製造方法に関し、特
に、高移動度電界効果トランジスタの製造方法に関す
る。
【0002】
【従来の技術】高移動度電界効果トランジスタ(FE
T)を作製する場合、ゲート電極が形成されるn型半導
体層は低濃度とし、2DEG(2次元電子ガス)が形成
されるチャネル層に近いn型半導体層(電子供給層)は
高濃度とするステップドーピングがおこなわれ、ゲート
耐圧の向上と2DEG濃度の増加をねらった構造が用い
られている。従来のステップドーピングを行った結晶成
長方法およびデバイス構造を図1,図3,図5を参照し
ながら説明する。
T)を作製する場合、ゲート電極が形成されるn型半導
体層は低濃度とし、2DEG(2次元電子ガス)が形成
されるチャネル層に近いn型半導体層(電子供給層)は
高濃度とするステップドーピングがおこなわれ、ゲート
耐圧の向上と2DEG濃度の増加をねらった構造が用い
られている。従来のステップドーピングを行った結晶成
長方法およびデバイス構造を図1,図3,図5を参照し
ながら説明する。
【0003】分子線結晶成長法は超高真空中で成長する
結晶の構成原子を分子状にして加熱された結晶基板に供
給し単結晶を成長する方法である。図1に示すように、
超高真空槽1の中に、GaAs基板2が保持され基板加
熱機構3によって約600℃程度に加熱される。その
後、Ga分子線源4−1のシャッタ4−2とAs分子線
源5−1のシャッタ5−2が開放されてGa分子線とA
s分子線がGaAs基板2(図3の101)上に到達し
てGaAs層102が1μm成長される。つぎに、Ga
分子線源4−1のシャッタ4−2とAs分子線源5−1
のシャッタ5−2は開放したままAl分子線源6−1の
シャッタ6−2と第1のSi分子線源7−1のシャッタ
7−2が開放されて不純物濃度が約5×1018cm-3の
高濃度n型Alx Ga1-x As層(0<x<1)(高濃
度電子供給層103)が0.01μm成長される。次
に、第1のSi分子線源7−1のシャッタ7−2を閉じ
ると同時に第2のSi分子線源8−1のシャッタ8−2
を開放し、不純物濃度が約5×1017cm-3の低濃度n
型Alx Ga1-x As層(低濃度電子供給層104)が
0.02μm連続して成長され、最後にすべてのシャッ
タが閉じられて成長が完了される。
結晶の構成原子を分子状にして加熱された結晶基板に供
給し単結晶を成長する方法である。図1に示すように、
超高真空槽1の中に、GaAs基板2が保持され基板加
熱機構3によって約600℃程度に加熱される。その
後、Ga分子線源4−1のシャッタ4−2とAs分子線
源5−1のシャッタ5−2が開放されてGa分子線とA
s分子線がGaAs基板2(図3の101)上に到達し
てGaAs層102が1μm成長される。つぎに、Ga
分子線源4−1のシャッタ4−2とAs分子線源5−1
のシャッタ5−2は開放したままAl分子線源6−1の
シャッタ6−2と第1のSi分子線源7−1のシャッタ
7−2が開放されて不純物濃度が約5×1018cm-3の
高濃度n型Alx Ga1-x As層(0<x<1)(高濃
度電子供給層103)が0.01μm成長される。次
に、第1のSi分子線源7−1のシャッタ7−2を閉じ
ると同時に第2のSi分子線源8−1のシャッタ8−2
を開放し、不純物濃度が約5×1017cm-3の低濃度n
型Alx Ga1-x As層(低濃度電子供給層104)が
0.02μm連続して成長され、最後にすべてのシャッ
タが閉じられて成長が完了される。
【0004】図5(a),(b)にそれぞれ第1,第2
のSi分子線源のシャッタの開閉状態にともなう第1,
第2のSi分子線源からのSi分子線強度の時間依存性
および成長された各層の膜厚と不純物濃度を示す。分子
線源のシャッタを開放した場合、分子線強度は最初が大
きく次第に減少して安定するまでに30秒以上時間がか
かる。この原因はシャッタを解放した分子線源の温度が
変化するためである。
のSi分子線源のシャッタの開閉状態にともなう第1,
第2のSi分子線源からのSi分子線強度の時間依存性
および成長された各層の膜厚と不純物濃度を示す。分子
線源のシャッタを開放した場合、分子線強度は最初が大
きく次第に減少して安定するまでに30秒以上時間がか
かる。この原因はシャッタを解放した分子線源の温度が
変化するためである。
【0005】図3に示すようにGaAs基板101上に
GaAs層102,高濃度n型Alx Ga1-x As層
(103),低濃度n型Alx Ga1-x As層(10
4)を順次成長した結晶を用いてゲート電極105を形
成する場合、ゲート耐圧が設計値になるように低濃度n
型Alx Ga1-x As層(104)を0.01μm(設
計値)程度エッチングしてリセス部108を形成する。
このエッチング量は実際には0.01±0.003μm
の範囲でばらつく。そして、ソース電極107とドレイ
ン電極106を形成して高電子移動度FETが形成され
る。
GaAs層102,高濃度n型Alx Ga1-x As層
(103),低濃度n型Alx Ga1-x As層(10
4)を順次成長した結晶を用いてゲート電極105を形
成する場合、ゲート耐圧が設計値になるように低濃度n
型Alx Ga1-x As層(104)を0.01μm(設
計値)程度エッチングしてリセス部108を形成する。
このエッチング量は実際には0.01±0.003μm
の範囲でばらつく。そして、ソース電極107とドレイ
ン電極106を形成して高電子移動度FETが形成され
る。
【0006】
【発明が解決しようとする課題】従来の方法で成長され
たエピタキシャル結晶を用いて高電子移動度FETを作
製した場合、ゲート電極105が形成される低濃度n型
Alx Ga1-x As層(104)の不純物濃度に濃度勾
配があるためにリセスエッチングを行なった後に形成さ
れたゲート電極のゲート耐圧はリセスエッチング量がば
らつく結果として設計値よりも小さくなってゲート耐圧
不良が多数発生するという問題点があった。
たエピタキシャル結晶を用いて高電子移動度FETを作
製した場合、ゲート電極105が形成される低濃度n型
Alx Ga1-x As層(104)の不純物濃度に濃度勾
配があるためにリセスエッチングを行なった後に形成さ
れたゲート電極のゲート耐圧はリセスエッチング量がば
らつく結果として設計値よりも小さくなってゲート耐圧
不良が多数発生するという問題点があった。
【0007】各分子線源のシャッタとGaAs基板2と
の間に図示しない主シャッタを設けておき、第1のSi
分子線源のシャッタを閉じると同時に主シャッタを閉
じ、第2のSi分子線源のシャッタを開放して温度が安
定してから主シャッタを開放することによって結晶成長
を再開すればこの問題点は解決できると一応は考えられ
る。この場合、例えば特開昭60−147112号公報
に示されているように、主シャッタにしかるべき開口を
設けておき、As分子線のみはGaAs基板2に供給し
続けて成長済のn型Alx Ga1-x As層(103)か
らのAsの離脱を防止することは可能であるが、結晶成
長そのものは中断される。結晶成長を中断すると結晶界
面にカーボン等のP型不純物が取り込まれキャリアが減
少する結果2DEG濃度が低くなり相互コンダクタンス
gm が低下するという新たな問題点が発生するので採用
できない。
の間に図示しない主シャッタを設けておき、第1のSi
分子線源のシャッタを閉じると同時に主シャッタを閉
じ、第2のSi分子線源のシャッタを開放して温度が安
定してから主シャッタを開放することによって結晶成長
を再開すればこの問題点は解決できると一応は考えられ
る。この場合、例えば特開昭60−147112号公報
に示されているように、主シャッタにしかるべき開口を
設けておき、As分子線のみはGaAs基板2に供給し
続けて成長済のn型Alx Ga1-x As層(103)か
らのAsの離脱を防止することは可能であるが、結晶成
長そのものは中断される。結晶成長を中断すると結晶界
面にカーボン等のP型不純物が取り込まれキャリアが減
少する結果2DEG濃度が低くなり相互コンダクタンス
gm が低下するという新たな問題点が発生するので採用
できない。
【0008】本発明の目的は相互コンタグタンスgm の
低下を招くことなくゲート耐圧を改善できるFETの製
造方法を提供することにある。
低下を招くことなくゲート耐圧を改善できるFETの製
造方法を提供することにある。
【0009】
【課題を解決するための手段】本発明のFETの製造方
法は、結晶基板上にノンドープ半導体層でなるチャネル
層を形成し、前記ノンドープ半導体層とヘテロ接合をな
すキャリア供給層として所定濃度にドーピングされた一
導電型の第1の半導体層及びこれより低濃度にドーピン
グされた同じ導電型の第2の半導体層をMBE法により
順次に形成し、前記第2の半導体層にショットキー接合
するゲート電極を形成するFETの製造方法において、
第1の不純物分子線源のシャッタを解放してドーピング
用の不純物を供給しつつ前記第1の半導体層の形成を行
なう期間中に第2の不純物分子線源のシャッタを解放し
てドーピング用の不純物の供給を開始し、次に前記第2
の不純物分子線源からの分子線強度が一定となってから
前記第1の不純物分子線源のシャッタを閉じることによ
って連続的に前記第2の半導体層の形成を行なうという
ものである。
法は、結晶基板上にノンドープ半導体層でなるチャネル
層を形成し、前記ノンドープ半導体層とヘテロ接合をな
すキャリア供給層として所定濃度にドーピングされた一
導電型の第1の半導体層及びこれより低濃度にドーピン
グされた同じ導電型の第2の半導体層をMBE法により
順次に形成し、前記第2の半導体層にショットキー接合
するゲート電極を形成するFETの製造方法において、
第1の不純物分子線源のシャッタを解放してドーピング
用の不純物を供給しつつ前記第1の半導体層の形成を行
なう期間中に第2の不純物分子線源のシャッタを解放し
てドーピング用の不純物の供給を開始し、次に前記第2
の不純物分子線源からの分子線強度が一定となってから
前記第1の不純物分子線源のシャッタを閉じることによ
って連続的に前記第2の半導体層の形成を行なうという
ものである。
【0010】第1の半導体層及び第2の半導体層は▲I
II▼−▲V▼族化合物半導体で形成することができ
る。
II▼−▲V▼族化合物半導体で形成することができ
る。
【0011】更に、第1の半導体層及び第2の半導体層
をn型Alx Ga1-x As層(0<x<1)で形成し、
ドーピング用の不純物をSiとすることができる。
をn型Alx Ga1-x As層(0<x<1)で形成し、
ドーピング用の不純物をSiとすることができる。
【0012】
【作用】第1の半導体層の形成中には第1,第2の不純
物分子線源から不純物分子線が供給されるが、前者から
の不純物分子線強度の方が大きいから後者からの影響は
少ないし、必要なドーピング量に見合った合計値に設定
しておけば殆んど問題はない。第2の半導体層の形成時
には第2の不純物分子線源からの分子線強度は安定して
いるので均一なドーピングができるし、結晶成長は中断
しなくてすむ。
物分子線源から不純物分子線が供給されるが、前者から
の不純物分子線強度の方が大きいから後者からの影響は
少ないし、必要なドーピング量に見合った合計値に設定
しておけば殆んど問題はない。第2の半導体層の形成時
には第2の不純物分子線源からの分子線強度は安定して
いるので均一なドーピングができるし、結晶成長は中断
しなくてすむ。
【0013】
【実施例】本発明の第1の実施例について図1,図2,
図3を参照しながら説明する。図1に示すような超高真
空槽1の中に、GaAs基板2が保持され基板加熱機構
3によって約600℃程度に加熱される。その後、Ga
分子線源4−1のシャッタ4−2とAs分子線源5−1
のシャッタ5−2が開放されてGa分子線とAs分子線
がGaAs基板2(図3の101)上に到達してGaA
s層102が1μm成長される。つぎに、Ga分子線源
のシャッタ4−2とAs分子線源のシャッタ5−2を開
放したままAl分子線源6−1のシャッタ6−2と第1
のSi分子線源7−1のシャッタ7−2が開放されて不
純物濃度が約5×1018cm-3の高濃度n型Alx Ga
1-x As層(高濃度電子供給層103)の成長が開始さ
れる。
図3を参照しながら説明する。図1に示すような超高真
空槽1の中に、GaAs基板2が保持され基板加熱機構
3によって約600℃程度に加熱される。その後、Ga
分子線源4−1のシャッタ4−2とAs分子線源5−1
のシャッタ5−2が開放されてGa分子線とAs分子線
がGaAs基板2(図3の101)上に到達してGaA
s層102が1μm成長される。つぎに、Ga分子線源
のシャッタ4−2とAs分子線源のシャッタ5−2を開
放したままAl分子線源6−1のシャッタ6−2と第1
のSi分子線源7−1のシャッタ7−2が開放されて不
純物濃度が約5×1018cm-3の高濃度n型Alx Ga
1-x As層(高濃度電子供給層103)の成長が開始さ
れる。
【0014】次に、第1のSi分子線源のシャッタ7−
2を閉じる30秒前に第2のSi分子線源8−1のシャ
ッタ8−2を開放し、高濃度n型Alx Ga1-x As層
(103)が0.01μm成長された後、第1のSi分
子線源のシャッタ7−2を閉じることによって不純物濃
度がほぼ5×1017cm-3の低濃度n型Alx Ga1-x
As層(低濃度電子供給層104)が0.02μm連続
して成長される。成長を連続的に行うので、成長を中断
することによるカーボン等のP型不純物の取り込みを防
ぐことができる。最後にすべての分子線源のシャッタを
閉じて成長が終了される。
2を閉じる30秒前に第2のSi分子線源8−1のシャ
ッタ8−2を開放し、高濃度n型Alx Ga1-x As層
(103)が0.01μm成長された後、第1のSi分
子線源のシャッタ7−2を閉じることによって不純物濃
度がほぼ5×1017cm-3の低濃度n型Alx Ga1-x
As層(低濃度電子供給層104)が0.02μm連続
して成長される。成長を連続的に行うので、成長を中断
することによるカーボン等のP型不純物の取り込みを防
ぐことができる。最後にすべての分子線源のシャッタを
閉じて成長が終了される。
【0015】図2(a),(b)にそれぞれ第1の実施
例における第1,第2のSi分子線源のシャッタの開閉
状態にともなう第1,第2のSi分子線源からのSi分
子線強度の時間依存性(図2(a))および成長された
n型Alx Ga1-x As層の膜厚と不純物濃度の関係
(図2(b))を示す。各分子線源のシャッタを開放し
た場合、各分子線強度は最初が大きく次第に減少して安
定するまでに約30秒かかる。高濃度n型Alx Ga
1-x As層(103)の成長に約45秒を要するので、
高濃度n型Alx Ga1-x As層(103)の成長中に
第2のSi分子線源8−1のシャッタ8−2を開放して
おき、第2のSi分子線源からのSi分子線強度が安定
してから第1のSi分子線源7−1のシャッタ7−2を
閉じることにより従来例に比較して均一にドーピングさ
れた低濃度n型Alx Ga1-x As層(104)を成長
することができる。高濃度n型Alx Ga1-x As層
(103)の不純物濃度は第2のSi分子線源からのS
i分子線強度のオーバーシュートによる不均一が生じる
が、この不均一は約10%であり、FETの特性に殆ん
ど影響はない。
例における第1,第2のSi分子線源のシャッタの開閉
状態にともなう第1,第2のSi分子線源からのSi分
子線強度の時間依存性(図2(a))および成長された
n型Alx Ga1-x As層の膜厚と不純物濃度の関係
(図2(b))を示す。各分子線源のシャッタを開放し
た場合、各分子線強度は最初が大きく次第に減少して安
定するまでに約30秒かかる。高濃度n型Alx Ga
1-x As層(103)の成長に約45秒を要するので、
高濃度n型Alx Ga1-x As層(103)の成長中に
第2のSi分子線源8−1のシャッタ8−2を開放して
おき、第2のSi分子線源からのSi分子線強度が安定
してから第1のSi分子線源7−1のシャッタ7−2を
閉じることにより従来例に比較して均一にドーピングさ
れた低濃度n型Alx Ga1-x As層(104)を成長
することができる。高濃度n型Alx Ga1-x As層
(103)の不純物濃度は第2のSi分子線源からのS
i分子線強度のオーバーシュートによる不均一が生じる
が、この不均一は約10%であり、FETの特性に殆ん
ど影響はない。
【0016】図3に示したデバイス構造に本実施例の方
法で実現し従来例と同時に低濃度n型Alx Ga1-x A
s層(104)を0.01±0.003μmエッチング
してリセス部108を形成し、ゲート電極105を形成
した場合、ゲート電極105が形成される低濃度n型A
lx Ga1-x As層(104)のリセス表面の濃度のば
らつきが改善されてほぼ一定であるため、作製した高電
子移動度電界効果トランジスタのゲート耐圧不良は従来
の成長方法を用いた時よりも非常に減少し、歩留まりが
向上した。
法で実現し従来例と同時に低濃度n型Alx Ga1-x A
s層(104)を0.01±0.003μmエッチング
してリセス部108を形成し、ゲート電極105を形成
した場合、ゲート電極105が形成される低濃度n型A
lx Ga1-x As層(104)のリセス表面の濃度のば
らつきが改善されてほぼ一定であるため、作製した高電
子移動度電界効果トランジスタのゲート耐圧不良は従来
の成長方法を用いた時よりも非常に減少し、歩留まりが
向上した。
【0017】次に本発明の第2の実施例について説明す
る。図1に示した超高真空槽1の中に、GaAs基板2
(図3の101)が保持され基板加熱機構3によって約
600℃程度に加熱される。その後、Ga分子線源4−
1のシャッタ4−2とAs分子線源5−1のシャッタ5
−2が開放されてGa分子線とAs分子線がGaAs基
板2上に到達してGaAs層が1μm成長される。つぎ
に、Ga分子線源のシャッタ4−2とAs分子線源のシ
ャッタ5−2を解放したままAl分子線源6−1のシャ
ッタ6−2と第1のSi分子線源7−1のシャッタ7−
2と第2のSi分子線源8−1のシャッタ8−2が開放
されて不純物濃度が約5×1018cm-3の高濃度n型A
lx Ga1-x As層(103)が成長される。次に、第
1のSi分子線源7−1のシャッタ7−2を閉じること
によって不純物濃度が5×1017cm-3の低濃度n型A
lx Ga1-x As層(104)が連続して成長される。
成長を連続的に行うのは、成長を中断することによるカ
ーボン等のP型不純物の取り込みを防ぐためである。最
後にすべての分子線源のシャッタを閉じて成長が終了さ
れる。
る。図1に示した超高真空槽1の中に、GaAs基板2
(図3の101)が保持され基板加熱機構3によって約
600℃程度に加熱される。その後、Ga分子線源4−
1のシャッタ4−2とAs分子線源5−1のシャッタ5
−2が開放されてGa分子線とAs分子線がGaAs基
板2上に到達してGaAs層が1μm成長される。つぎ
に、Ga分子線源のシャッタ4−2とAs分子線源のシ
ャッタ5−2を解放したままAl分子線源6−1のシャ
ッタ6−2と第1のSi分子線源7−1のシャッタ7−
2と第2のSi分子線源8−1のシャッタ8−2が開放
されて不純物濃度が約5×1018cm-3の高濃度n型A
lx Ga1-x As層(103)が成長される。次に、第
1のSi分子線源7−1のシャッタ7−2を閉じること
によって不純物濃度が5×1017cm-3の低濃度n型A
lx Ga1-x As層(104)が連続して成長される。
成長を連続的に行うのは、成長を中断することによるカ
ーボン等のP型不純物の取り込みを防ぐためである。最
後にすべての分子線源のシャッタを閉じて成長が終了さ
れる。
【0018】図4(a),(b)にそれぞれ第1,第2
のSi分子線源のシャッタの開閉状態とSi分子線強度
の時間依存性および成長されたn型Alx Ga1-x As
層の膜厚と不純物濃度の関係を示す。各分子線源のシャ
ッタを開放した場合、各分子線の強度は最初が大きく次
第に減少して安定するまでに30秒以上時間がかかる。
のSi分子線源のシャッタの開閉状態とSi分子線強度
の時間依存性および成長されたn型Alx Ga1-x As
層の膜厚と不純物濃度の関係を示す。各分子線源のシャ
ッタを開放した場合、各分子線の強度は最初が大きく次
第に減少して安定するまでに30秒以上時間がかかる。
【0019】本実施例では第2のSi分子線源のシャッ
タを高濃度n型Alx Ga1-x As層を成長すると同時
に開放するため、第2のSi分子線源からの分子線強度
が一定になってから低濃度n型Alx Ga1-x As層の
成長を行なうので不純物濃度は一定となる。高濃度n型
Alx Ga1-x As層の形成中は第1,第2のSi分子
線源から不純物が同時に供給されるが、その合計の所望
の値になるように予め第1のSi分子線源からのSi分
子線源強度を設定しておけばよいので問題はない。第1
の実施例より高濃度n型Alx Ga1-x As層及び低濃
度n型Alx Ga1-x As層の不純物濃度を均一にでき
従ってゲート耐圧不良は一層改善できる利点がある。
タを高濃度n型Alx Ga1-x As層を成長すると同時
に開放するため、第2のSi分子線源からの分子線強度
が一定になってから低濃度n型Alx Ga1-x As層の
成長を行なうので不純物濃度は一定となる。高濃度n型
Alx Ga1-x As層の形成中は第1,第2のSi分子
線源から不純物が同時に供給されるが、その合計の所望
の値になるように予め第1のSi分子線源からのSi分
子線源強度を設定しておけばよいので問題はない。第1
の実施例より高濃度n型Alx Ga1-x As層及び低濃
度n型Alx Ga1-x As層の不純物濃度を均一にでき
従ってゲート耐圧不良は一層改善できる利点がある。
【0020】以上、不純物としてSiを使用する例につ
いて述べたが、不純物としては化合物半導体に通常使用
されるものなら何でもよい。また、キャリアが電子の場
合について説明したがホールの場合にも適用できる。更
に、材料としてAlx Ga1-x Asの場合について説明
したが、GaAsやGaInAsPなどその他の化合物
半導体を使用しうることは当業者にとって明らかであろ
う。
いて述べたが、不純物としては化合物半導体に通常使用
されるものなら何でもよい。また、キャリアが電子の場
合について説明したがホールの場合にも適用できる。更
に、材料としてAlx Ga1-x Asの場合について説明
したが、GaAsやGaInAsPなどその他の化合物
半導体を使用しうることは当業者にとって明らかであろ
う。
【0021】
【発明の効果】以上説明したように本発明は、高移動度
FETのキャリア供給層をMBE法により所定濃度の第
1の半導体層及びより低濃度の第2の半導体層を形成す
る場合に、第1の不純物分子線源のシャッタを解放して
ドーピング用不純物を供給しつつ第1の半導体層の形成
を行なう期間中に第2の不純物分子線源のシャッタを開
放してドーピング用の不純物の供給を開始し、次に第2
の不純物分子線源からの分子線強度が一定となってから
第1の不純物分子線源のシャッタを閉じることによっ
て、結晶成長を中断することなく、第1の半導体層と連
続して不純物濃度の均一な第2の半導体層を形成するこ
とができるので、第2の半導体層に形成されるショット
キーゲート電圧の耐圧を改善できるという効果がある。
また、結晶成長を中断することによる界面の汚染を防止
できるので相互コンダクタンスの低下を招くこともな
い。
FETのキャリア供給層をMBE法により所定濃度の第
1の半導体層及びより低濃度の第2の半導体層を形成す
る場合に、第1の不純物分子線源のシャッタを解放して
ドーピング用不純物を供給しつつ第1の半導体層の形成
を行なう期間中に第2の不純物分子線源のシャッタを開
放してドーピング用の不純物の供給を開始し、次に第2
の不純物分子線源からの分子線強度が一定となってから
第1の不純物分子線源のシャッタを閉じることによっ
て、結晶成長を中断することなく、第1の半導体層と連
続して不純物濃度の均一な第2の半導体層を形成するこ
とができるので、第2の半導体層に形成されるショット
キーゲート電圧の耐圧を改善できるという効果がある。
また、結晶成長を中断することによる界面の汚染を防止
できるので相互コンダクタンスの低下を招くこともな
い。
【図1】MBE装置の概要を示すブロック図である。
【図2】本発明の第1の実施例における第1,第2のS
i分子線源からのSi分子線強度の時間依存性を示すグ
ラフ(図2(a))およびn型Alx Ga1-x As層の
不純物濃度分布を示すグラフ(図2(b))である。
i分子線源からのSi分子線強度の時間依存性を示すグ
ラフ(図2(a))およびn型Alx Ga1-x As層の
不純物濃度分布を示すグラフ(図2(b))である。
【図3】高電子移動度FETを示す断面図である。
【図4】本発明の第2の実施例における第1,第2のS
i分子線源からのSi分子線強度の時間依存性を示すグ
ラフ(図4(a))およびn型Alx Ga1-x As層の
不純物濃度分布を示すグラフ(図4(b))である。
i分子線源からのSi分子線強度の時間依存性を示すグ
ラフ(図4(a))およびn型Alx Ga1-x As層の
不純物濃度分布を示すグラフ(図4(b))である。
【図5】従来例における第1,第2のSi分子線源から
のSi分子線強度の時間依存性を示すグラフ(図5
(a))およびn型Alx Ga1-x As層の不純物濃度
分布を示すグラフである。
のSi分子線強度の時間依存性を示すグラフ(図5
(a))およびn型Alx Ga1-x As層の不純物濃度
分布を示すグラフである。
1 超高真空槽 2 GaAs基板 3 基板加熱機構 4−1 Ga分子線源 4−2 Ga分子線源のシャッタ 5−1 As分子線源 5−2 As分子線源のシャッタ 6−1 Al分子線源 6−2 Al分子線源のシャッタ 7−1 第1のSi分子線源 7−2 第1のSi分子線源のシャッタ 8−1 第2のSi分子線源 8−2 第2のSi分子線源のシャッタ 101 GaAs基板 102 GaAs層(チャネル層) 103 高濃度電子供給層(高濃度n型Alx Ga
1-x As層) 104 低濃度電子供給層(低濃度n型Alx Ga
1-x As層) 105 ゲート電極 106 ドレイン電極 107 ソース電極 108 リセス部
1-x As層) 104 低濃度電子供給層(低濃度n型Alx Ga
1-x As層) 105 ゲート電極 106 ドレイン電極 107 ソース電極 108 リセス部
Claims (3)
- 【請求項1】 結晶基板上にノンドープ半導体層でなる
チャネル層を形成し、前記ノンドープ半導体層とヘテロ
接合をなすキャリア供給層として所定濃度にドーピング
された一導電型の第1の半導体層及びこれより低濃度に
ドーピングされた同じ導電型の第2の半導体層をMBE
法により順次に形成し、前記第2の半導体層にショット
キー接合するゲート電極を形成するFETの製造方法に
おいて、第1の不純物分子線源のシャッタを解放してド
ーピング用の不純物を供給しつつ前記第1の半導体層の
形成を行なう期間中に第2の不純物分子線源のシャッタ
を解放してドーピング用の不純物の供給を開始し、次に
前記第2の不純物分子線源からの分子線強度が一定とな
ってから前記第1の不純物分子線源のシャッタを閉じる
ことによって連続的に前記第2の半導体層の形成を行な
うことを特徴とするFETの製造方法。 - 【請求項2】 第1の半導体層及び第2の半導体層が▲
III▼−▲V▼族化合物半導体でなる請求項1又は2
記載のFETの製造方法。 - 【請求項3】 第1の半導体層及び第2の半導体層がn
型Alx Ga1-x As層(0<x<1)であり、ドーピ
ング用の不純物がSiである請求項1又は2記載のFE
Tの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9525195A JP2674560B2 (ja) | 1995-04-20 | 1995-04-20 | Fetの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9525195A JP2674560B2 (ja) | 1995-04-20 | 1995-04-20 | Fetの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08288309A JPH08288309A (ja) | 1996-11-01 |
JP2674560B2 true JP2674560B2 (ja) | 1997-11-12 |
Family
ID=14132546
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9525195A Expired - Fee Related JP2674560B2 (ja) | 1995-04-20 | 1995-04-20 | Fetの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2674560B2 (ja) |
-
1995
- 1995-04-20 JP JP9525195A patent/JP2674560B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH08288309A (ja) | 1996-11-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6534801B2 (en) | GaN-based high electron mobility transistor | |
US20060292776A1 (en) | Strained field effect transistors | |
JPH0260063B2 (ja) | ||
JP2764049B2 (ja) | 化合物半導体装置の製造方法、化合物半導体装置及び電界効果トランジスタ | |
JPH0732247B2 (ja) | 半導体装置 | |
JP2674560B2 (ja) | Fetの製造方法 | |
US5321278A (en) | High electron mobility transistor | |
US4948752A (en) | Method of making sagfets on buffer layers | |
US5773853A (en) | Compound semiconductor device | |
JPH05343666A (ja) | 集積回路トランジスタ | |
JP2689877B2 (ja) | ヘテロ接合fetの製造方法 | |
JPH0350744A (ja) | 電界効果トランジスタの製造方法 | |
JP2708492B2 (ja) | 半導体装置の製造方法 | |
JP2616032B2 (ja) | 電界効果トランジスタの製造方法 | |
JP3205575B2 (ja) | トランジスタ及び結晶成長方法 | |
JPH02119146A (ja) | 半導体装置 | |
JP2890885B2 (ja) | 半導体装置およびその製造方法 | |
JPH025439A (ja) | 半導体基板 | |
JP2614490B2 (ja) | ヘテロ接合電界効果トランジスタ | |
JP2905008B2 (ja) | 半導体装置の製造方法 | |
JPH01261870A (ja) | 電界効果型トランジスタとその製法 | |
JPS62137871A (ja) | 化合物半導体装置の製造方法 | |
JPH06224226A (ja) | 化合物半導体装置の製造方法及び化合物半導体装置 | |
JPS62115831A (ja) | 半導体装置の製造方法 | |
JPH05166844A (ja) | ヘテロ接合電界効果トランジスタの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970617 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |