JP2674547B2 - Ｆｅｔの製造方法 - Google Patents
Ｆｅｔの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＦＥＴの製造方法に関
し、特に化合物半導体を用いたＦＥＴの製造方法に関す
る。
し、特に化合物半導体を用いたＦＥＴの製造方法に関す
る。
【０００２】
【従来の技術】ＧａＡｓＦＥＴにおいて、能動層を掘り
込んだリセス構造が用いられる。以下に、リセス型のＦ
ＥＴの製造方法の従来例について説明する。
込んだリセス構造が用いられる。以下に、リセス型のＦ
ＥＴの製造方法の従来例について説明する。
【０００３】まず、図１６（ａ），（ｂ）に示すように
開口を形成した第１のレジスト膜４をマスクとして半絶
縁性ＧａＡｓ基板１上に形成した能動層となるＮ型Ｇａ
Ａｓ層２をエッチングすることによりリセス５を形成し
たのち、図１７に示すように絶縁膜６を成膜する。
開口を形成した第１のレジスト膜４をマスクとして半絶
縁性ＧａＡｓ基板１上に形成した能動層となるＮ型Ｇａ
Ａｓ層２をエッチングすることによりリセス５を形成し
たのち、図１７に示すように絶縁膜６を成膜する。
【０００４】次に、図１８（ａ），（ｂ）に示すように
第２のレジスト膜８を塗布し、開口１７−１を有する露
光マスク１７を用いて第２のレジスト膜８を露光、現像
して、図１９に示すように能動層のリセス上に位置を合
わせた開口９を形成する。第２のレジスト膜８ａの開口
９をマスクとして異方性ドライエッチング法により、図
２０に示すように絶縁膜６に開口１０を形成し、第２の
レジスト膜を除去する。
第２のレジスト膜８を塗布し、開口１７−１を有する露
光マスク１７を用いて第２のレジスト膜８を露光、現像
して、図１９に示すように能動層のリセス上に位置を合
わせた開口９を形成する。第２のレジスト膜８ａの開口
９をマスクとして異方性ドライエッチング法により、図
２０に示すように絶縁膜６に開口１０を形成し、第２の
レジスト膜を除去する。
【０００５】その後、図２１に示すように、ＧａＡｓと
ショットキー接合をなす金属膜１１をスパッタ法により
形成した後、絶縁膜６の開口１０上を保護するように形
成した第３のレジスト膜１２をマスクとして膜１１をエ
ッチングすることにより、図２２に示すようにＴ型ゲー
ト電極１１ａを形成する。
ショットキー接合をなす金属膜１１をスパッタ法により
形成した後、絶縁膜６の開口１０上を保護するように形
成した第３のレジスト膜１２をマスクとして膜１１をエ
ッチングすることにより、図２２に示すようにＴ型ゲー
ト電極１１ａを形成する。
【０００６】
【発明が解決しようとする課題】上述した従来技術にお
いては、能動層のリセスに対するゲート電極の位置は露
光マスクの開口とリセスとの位置合わせによって定ま
り、その精度はＦＥＴの特性に大きく影響する。この精
度は、露光機によって異なるのはいうまでもないが、ｉ
線による露光機の場合、位置合せ精度の一例をあげると
±０．１μｍ程度である。図２２に示したＦＥＴにおい
てリセス長Ｒｌ＝１．３μｍ，ゲート長Ｌｇ＝０．８μ
ｍのとき、ＬｇｓやＬｇｄの寸法が０．１５〜０．３５
μｍの範囲でばらつくことになり、そのためゲートとソ
ースまたはドレインとの間の寄生容量ＣｇひいてはＦＥ
Ｔの周波数特性等が大きくばらつくことになる。
いては、能動層のリセスに対するゲート電極の位置は露
光マスクの開口とリセスとの位置合わせによって定ま
り、その精度はＦＥＴの特性に大きく影響する。この精
度は、露光機によって異なるのはいうまでもないが、ｉ
線による露光機の場合、位置合せ精度の一例をあげると
±０．１μｍ程度である。図２２に示したＦＥＴにおい
てリセス長Ｒｌ＝１．３μｍ，ゲート長Ｌｇ＝０．８μ
ｍのとき、ＬｇｓやＬｇｄの寸法が０．１５〜０．３５
μｍの範囲でばらつくことになり、そのためゲートとソ
ースまたはドレインとの間の寄生容量ＣｇひいてはＦＥ
Ｔの周波数特性等が大きくばらつくことになる。
【０００７】また、高精度の位置合せを行なうので露光
時のスループットが低く、例えば３インチのウェーハ１
枚で３分を要していた。
時のスループットが低く、例えば３インチのウェーハ１
枚で３分を要していた。
【０００８】従って、本発明の目的は、ゲート電極をリ
セスに対して精度よくかつ能率的に形成できるＦＥＴの
製造方法を提供することにある。
セスに対して精度よくかつ能率的に形成できるＦＥＴの
製造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明のＦＥＴの製造方
法は、半導体基板の表面部の能動層を選択的にエッチン
グしてリセス部を形成し、次に絶縁膜および反射膜を順
次に形成し、次にポジ型のフォトレジスト膜を回転塗布
法で形成する工程と、所定波長の光を照射した後現像を
行なって前記フォトレジスト膜を前記リセス部における
厚さが最大の部分を除去して開口を有するエッチング用
マスクを形成する工程と、前記エッチング用マスクを使
用して前記反射膜および絶縁膜をエッチングして前記能
動層の表面を露出させる工程と、前記能動層とショット
キー接合をなすゲート電極を形成する工程とを有し、前
記フォトレジスト膜の厚さが、前記リセス部の中央およ
び前記リセス部周辺の平坦部においてそれぞれ前記フォ
トレジスト膜を現像時に除去するのに必要な最小露光量
が極小および極大となる厚さに設定されるというもので
ある。
法は、半導体基板の表面部の能動層を選択的にエッチン
グしてリセス部を形成し、次に絶縁膜および反射膜を順
次に形成し、次にポジ型のフォトレジスト膜を回転塗布
法で形成する工程と、所定波長の光を照射した後現像を
行なって前記フォトレジスト膜を前記リセス部における
厚さが最大の部分を除去して開口を有するエッチング用
マスクを形成する工程と、前記エッチング用マスクを使
用して前記反射膜および絶縁膜をエッチングして前記能
動層の表面を露出させる工程と、前記能動層とショット
キー接合をなすゲート電極を形成する工程とを有し、前
記フォトレジスト膜の厚さが、前記リセス部の中央およ
び前記リセス部周辺の平坦部においてそれぞれ前記フォ
トレジスト膜を現像時に除去するのに必要な最小露光量
が極小および極大となる厚さに設定されるというもので
ある。
【００１０】反射膜および絶縁膜をエッチングして能動
層表面を露出させるのは、異方性エッチング、異方性エ
ッチングのいずれでもよい。等方性エッチングの場合
は、ゲート電極の形成はリフトオフ法により行なう。
層表面を露出させるのは、異方性エッチング、異方性エ
ッチングのいずれでもよい。等方性エッチングの場合
は、ゲート電極の形成はリフトオフ法により行なう。
【００１１】また、例えば所定波長の光をｉ線とし絶縁
膜を酸化シリコン膜とし、反射膜をアルミニウム膜とす
ることができる。
膜を酸化シリコン膜とし、反射膜をアルミニウム膜とす
ることができる。
【００１２】
【作用】エッチング用マスクの開口はリセス部と自己整
合して形成され、従来例のように開口を規定する露光用
マスクを必要としない。この開口の寸法は、リセス長な
らびに絶縁膜および反射膜の厚さに応じて定まる。
合して形成され、従来例のように開口を規定する露光用
マスクを必要としない。この開口の寸法は、リセス長な
らびに絶縁膜および反射膜の厚さに応じて定まる。
【００１３】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１４】図１〜図８は本発明の第１の実施例を説明
するための工程順に配列した図である。
するための工程順に配列した図である。
【００１５】まず、図１（ａ），（ｂ）に示すように、
ＧａＡｓよりなる半絶縁性基板１上に、ＭＢＥ法によっ
てＮ型ＧａＡｓ層２でなる能動層を形成する。次に、プ
ロトン注入を行ない、絶縁層３（Ｎ型ＧａＡｓ層２の表
面から半絶縁性基板１に達している）を形成して活性領
域を区画する。次に開口５を有して活性領域とその周辺
を覆うフォトレジスト膜４を形成する。
ＧａＡｓよりなる半絶縁性基板１上に、ＭＢＥ法によっ
てＮ型ＧａＡｓ層２でなる能動層を形成する。次に、プ
ロトン注入を行ない、絶縁層３（Ｎ型ＧａＡｓ層２の表
面から半絶縁性基板１に達している）を形成して活性領
域を区画する。次に開口５を有して活性領域とその周辺
を覆うフォトレジスト膜４を形成する。
【００１６】そして、フォトレジスト膜４をマスクとし
てＮ型ＧａＡｓ層２をエッチングしてリセスを形成した
後、フォトレジスト膜４を除去する。ここで、リセス深
さＲｄは１００ｎｍ、リセス長Ｒｌは１．３μｍとし
た。
てＮ型ＧａＡｓ層２をエッチングしてリセスを形成した
後、フォトレジスト膜４を除去する。ここで、リセス深
さＲｄは１００ｎｍ、リセス長Ｒｌは１．３μｍとし
た。
【００１７】次に、図２に示すように、絶縁膜６Ａおよ
び反射膜７を順次成膜する。ここで、絶縁膜６ＡはＴ型
ゲート電極の庇下の高さを決めるもので、例えば厚さ４
００ｎｍ程度の２酸化シリコン膜とする。また、反射膜
７の材質としては例えばアルミニウムを用い、厚さは露
光時の入射光が透過しないように５０ｎｍ程度が適当で
ある。
び反射膜７を順次成膜する。ここで、絶縁膜６ＡはＴ型
ゲート電極の庇下の高さを決めるもので、例えば厚さ４
００ｎｍ程度の２酸化シリコン膜とする。また、反射膜
７の材質としては例えばアルミニウムを用い、厚さは露
光時の入射光が透過しないように５０ｎｍ程度が適当で
ある。
【００１８】そして、図３に示すように、回転塗布法を
利用してフォトレジスト膜８Ａを形成する。ここで、ポ
ジ型のフォトレジスト膜を形成する場合の膜厚について
説明する。あらかじめ、フォトレジスト膜について、十
分大きなパターンで露光、現像した後に感光部分にフォ
トレジスト膜の残りが無くなるのに必要な最低露光量と
フォトレジスト膜厚との関係を求めておく。図９に本実
施例における最低露光量とレジスト膜厚の関係を示す
が、この関係はｓｉｎ曲線で近似され、周期はλ／（２
ｎ）（λ：露光波長、ｎ：フォトレジスト膜の屈折率）
となる。そこで、リセスに起因する下地段差内ではフォ
トレジスト膜厚が段差外よりも厚くなることを考慮し
て、リセス段差内の膜厚が必要最小露光量が極小になる
膜厚（Ｍλ／（２ｎ）、Ｍ＝１，２，３，…，で近似）
と一致し、かつリセス段差外すなわち平坦部での膜厚が
必要最小露光量が極大になる膜厚と一致するようにフォ
トレジスト膜を形成する。このとき、リセス段差内外の
レジスト膜厚差は、 λ／（４ｎ）＋Ｎλ／（２ｎ），（Ｎ＝０，１，２，…） …… （式１） で近似できる。ただし、リセス段差内における必要最小
露光量は、リセス段差外すなわち平坦部における必要最
小露光量よりも小さくなければならない。
利用してフォトレジスト膜８Ａを形成する。ここで、ポ
ジ型のフォトレジスト膜を形成する場合の膜厚について
説明する。あらかじめ、フォトレジスト膜について、十
分大きなパターンで露光、現像した後に感光部分にフォ
トレジスト膜の残りが無くなるのに必要な最低露光量と
フォトレジスト膜厚との関係を求めておく。図９に本実
施例における最低露光量とレジスト膜厚の関係を示す
が、この関係はｓｉｎ曲線で近似され、周期はλ／（２
ｎ）（λ：露光波長、ｎ：フォトレジスト膜の屈折率）
となる。そこで、リセスに起因する下地段差内ではフォ
トレジスト膜厚が段差外よりも厚くなることを考慮し
て、リセス段差内の膜厚が必要最小露光量が極小になる
膜厚（Ｍλ／（２ｎ）、Ｍ＝１，２，３，…，で近似）
と一致し、かつリセス段差外すなわち平坦部での膜厚が
必要最小露光量が極大になる膜厚と一致するようにフォ
トレジスト膜を形成する。このとき、リセス段差内外の
レジスト膜厚差は、 λ／（４ｎ）＋Ｎλ／（２ｎ），（Ｎ＝０，１，２，…） …… （式１） で近似できる。ただし、リセス段差内における必要最小
露光量は、リセス段差外すなわち平坦部における必要最
小露光量よりも小さくなければならない。
【００１９】リセス段差内とリセス段差外の膜厚差は、
リセス深さＲｄ、リセス長Ｒｌ、絶縁膜膜厚およびフォ
トレジスト膜厚に依存して変化する。本実施例では、リ
セス深さＲｄは１００ｎｍ、リセス長Ｒｌは１．３μ
ｍ、絶縁膜膜厚は４００ｎｍとなっている。このとき、
ポジ型フォトレジストとして例えば、ＰＦＩ−１５（住
友化学社製）の粘度が３．８ｃｐｓのものを用いて、リ
セス段差外すなわち平坦部において５３０ｎｍのレジス
ト膜厚となる回転数で塗布すると、リセス段差内では５
８０ｎｍのレジスト膜厚となり、それぞれｉ線を用いて
露光する場合の必要最小露光量が極大、極小となる膜厚
に一致させることができる。
リセス深さＲｄ、リセス長Ｒｌ、絶縁膜膜厚およびフォ
トレジスト膜厚に依存して変化する。本実施例では、リ
セス深さＲｄは１００ｎｍ、リセス長Ｒｌは１．３μ
ｍ、絶縁膜膜厚は４００ｎｍとなっている。このとき、
ポジ型フォトレジストとして例えば、ＰＦＩ−１５（住
友化学社製）の粘度が３．８ｃｐｓのものを用いて、リ
セス段差外すなわち平坦部において５３０ｎｍのレジス
ト膜厚となる回転数で塗布すると、リセス段差内では５
８０ｎｍのレジスト膜厚となり、それぞれｉ線を用いて
露光する場合の必要最小露光量が極大、極小となる膜厚
に一致させることができる。
【００２０】次に、フォトレジスト膜８Ａの全面にわた
って露光光を照射する。このとき、露光量は、リセス段
差内における必要最小露光量よりも大きく、かつリセス
段差外すなわち平坦部における必要最小露光量よりも小
さい値に設定する。本実施例では、ｉ線を用い、露光量
は９０ｍｊ／ｃｍ2 に設定するのが適当である。
って露光光を照射する。このとき、露光量は、リセス段
差内における必要最小露光量よりも大きく、かつリセス
段差外すなわち平坦部における必要最小露光量よりも小
さい値に設定する。本実施例では、ｉ線を用い、露光量
は９０ｍｊ／ｃｍ2 に設定するのが適当である。
【００２１】その後、アルカリ現像液により現像する
と、図４（ａ），（ｂ）に示すように、リセス段差内に
選択的に形成された開口９Ａを持つフォトレジスト膜８
Ａａが得られる（開口９Ａができるところでフォトレジ
スト膜８Ａの厚さが大きく、それ以外のところではこれ
より小さくなっている）。
と、図４（ａ），（ｂ）に示すように、リセス段差内に
選択的に形成された開口９Ａを持つフォトレジスト膜８
Ａａが得られる（開口９Ａができるところでフォトレジ
スト膜８Ａの厚さが大きく、それ以外のところではこれ
より小さくなっている）。
【００２２】開口９Ａの幅寸法は、本実施例において約
０．８μｍ程度となるが、リセス長Ｒｌを小さくする、
もしくは２酸化シリコン膜（６Ａ）およびまたは反射膜
７の膜厚を厚くすることにより、リセス段差内における
反射膜の平坦部の寸法をさらに小さくすることができ
る、すなわち開口９Ａの寸法をさらに小さくすることが
できる。このとき、絶縁膜６Ａおよび反射膜の表面に段
差が残る（リセス段差が転写される）ことが必要であ
り、本実施例においてこの条件を満たす値として、リセ
ス長Ｒｌが１．３μｍのとき絶縁膜６Ａの膜厚は１００
ｎｍ程度まで厚くすることができる。逆に、絶縁膜６Ａ
の膜厚が４００ｎｍのときリセス長は０．５μｍ程度ま
で狭めることができる。
０．８μｍ程度となるが、リセス長Ｒｌを小さくする、
もしくは２酸化シリコン膜（６Ａ）およびまたは反射膜
７の膜厚を厚くすることにより、リセス段差内における
反射膜の平坦部の寸法をさらに小さくすることができ
る、すなわち開口９Ａの寸法をさらに小さくすることが
できる。このとき、絶縁膜６Ａおよび反射膜の表面に段
差が残る（リセス段差が転写される）ことが必要であ
り、本実施例においてこの条件を満たす値として、リセ
ス長Ｒｌが１．３μｍのとき絶縁膜６Ａの膜厚は１００
ｎｍ程度まで厚くすることができる。逆に、絶縁膜６Ａ
の膜厚が４００ｎｍのときリセス長は０．５μｍ程度ま
で狭めることができる。
【００２３】また、リセス長Ｒｌは大きくなるとフォト
レジスト膜８Ａの表面がリセス部内外で平坦とならず段
差ができてしまうので、リセス段差内とリセス段差外す
なわち平坦部とのフォトレジスト膜厚の差が小さくな
り、段差の内外で必要なレジスト膜厚差の最低値である
λ／（４ｎ）を満たすことができなくなる。この条件よ
り、本実施例においてリセス長Ｒｌは３．０μｍ程度ま
で大きくすることができる。ただし、リセス深さＲｄを
１００ｎｍより深くすると、さらにリセス長Ｒｌを大き
くすることができる。
レジスト膜８Ａの表面がリセス部内外で平坦とならず段
差ができてしまうので、リセス段差内とリセス段差外す
なわち平坦部とのフォトレジスト膜厚の差が小さくな
り、段差の内外で必要なレジスト膜厚差の最低値である
λ／（４ｎ）を満たすことができなくなる。この条件よ
り、本実施例においてリセス長Ｒｌは３．０μｍ程度ま
で大きくすることができる。ただし、リセス深さＲｄを
１００ｎｍより深くすると、さらにリセス長Ｒｌを大き
くすることができる。
【００２４】リセス深さＲｄについては、リセス段差の
内と外のレジスト膜厚差が（式１）を満たすような値に
決める。いいかえると、決定したリセス深さに対して電
界効果トランジスタが所望する電気的特性を持つよう
に、能動層（２）の厚さを設定しておけばよい。
内と外のレジスト膜厚差が（式１）を満たすような値に
決める。いいかえると、決定したリセス深さに対して電
界効果トランジスタが所望する電気的特性を持つよう
に、能動層（２）の厚さを設定しておけばよい。
【００２５】このとき、図４（ａ）に示すような開口９
Ａの両端が活性領域の外側までくるように、リセスを形
成しておく。
Ａの両端が活性領域の外側までくるように、リセスを形
成しておく。
【００２６】次に、図５に示すように、反射膜７ａを異
方性の反応性イオンエッチングして、フォトレジスト膜
８Ａａの開口９Ａを転写する。ここで、本実施例の場
合、エッチングに用いるガスとしては、例えばＣｌ2 、
ＢＣｌ3 等を用いるのが適当である。
方性の反応性イオンエッチングして、フォトレジスト膜
８Ａａの開口９Ａを転写する。ここで、本実施例の場
合、エッチングに用いるガスとしては、例えばＣｌ2 、
ＢＣｌ3 等を用いるのが適当である。
【００２７】次に、図６に示すように、フォトレジスト
膜８Ａａを除去した後、反射膜７ａをマスクとして絶縁
膜６Ａを異方性の反応性イオンエッチングして、リセス
段差内にゲート電極形成用の開口１０Ａを形成する。こ
こで、本実施例の場合、エッチングに用いるガスとして
は、ＳＦ6 、ＣＨＦ3 、ＣＦ4 等を用いるのが適当であ
る。
膜８Ａａを除去した後、反射膜７ａをマスクとして絶縁
膜６Ａを異方性の反応性イオンエッチングして、リセス
段差内にゲート電極形成用の開口１０Ａを形成する。こ
こで、本実施例の場合、エッチングに用いるガスとして
は、ＳＦ6 、ＣＨＦ3 、ＣＦ4 等を用いるのが適当であ
る。
【００２８】次に、図７（ａ），（ｂ）に示すように、
開口部を含む表面に、例えばタングステンシリサイドの
ような金属膜１１Ａを堆積して、フォトレジスト膜１２
Ａをマスクとしてパターンニングすることにより、図８
に示すように、Ｔ型のゲート電極１１Ａａが得られる。
開口部を含む表面に、例えばタングステンシリサイドの
ような金属膜１１Ａを堆積して、フォトレジスト膜１２
Ａをマスクとしてパターンニングすることにより、図８
に示すように、Ｔ型のゲート電極１１Ａａが得られる。
【００２９】リセス部と自己整合して開口９Ａを有する
フォトレジスト膜８Ａａを形成ででき、従ってゲート電
極１１Ａａがリセス段差内のＮ型ＧａＡｓ層とショット
キー接合する部分をリセス部の中央に形成できる。ま
た、ゲート長はリセス部に対して２酸化シリコン膜（６
Ａ）の厚さ、アルミニウム膜（７）の厚さおよび露光量
に応じて定まるが、これらのパラメータは制御性がよ
く、かつ、相互に補完するように制御できるので、ゲー
ト長のばらつきは±０．１μｍ程度に押えることができ
た。例えば、リセス長Ｒｌ＝１．３μｍ，ゲート長Ｌｇ
＝０．８μｍのとき、ＬｇｓやＬｇｄは０．２５μｍ±
０．０５μｍになり、従来例と比べてゲートとソースま
たはドレインとの間の寄生容量ひいては周波数特性等の
ばらつきが改善できた。
フォトレジスト膜８Ａａを形成ででき、従ってゲート電
極１１Ａａがリセス段差内のＮ型ＧａＡｓ層とショット
キー接合する部分をリセス部の中央に形成できる。ま
た、ゲート長はリセス部に対して２酸化シリコン膜（６
Ａ）の厚さ、アルミニウム膜（７）の厚さおよび露光量
に応じて定まるが、これらのパラメータは制御性がよ
く、かつ、相互に補完するように制御できるので、ゲー
ト長のばらつきは±０．１μｍ程度に押えることができ
た。例えば、リセス長Ｒｌ＝１．３μｍ，ゲート長Ｌｇ
＝０．８μｍのとき、ＬｇｓやＬｇｄは０．２５μｍ±
０．０５μｍになり、従来例と比べてゲートとソースま
たはドレインとの間の寄生容量ひいては周波数特性等の
ばらつきが改善できた。
【００３０】また、開口９Ａの形成にマスクを使用しな
いのでマスクの目合せが不要となり、かつ限界露光量に
近い露光を行なうので、露光時間を５００ｍｓから１５
０ｍｓに短縮できた。これにより露光工程のスループッ
トが３倍（例えば３インチのウェーハ１枚を１分で露
光）となった。
いのでマスクの目合せが不要となり、かつ限界露光量に
近い露光を行なうので、露光時間を５００ｍｓから１５
０ｍｓに短縮できた。これにより露光工程のスループッ
トが３倍（例えば３インチのウェーハ１枚を１分で露
光）となった。
【００３１】次に、図１０〜図１５を参照して本発明の
第２の実施例について説明する。
第２の実施例について説明する。
【００３２】図１〜図３を参照して説明したところまで
は第１の実施例と全く同じである。図３におけるフォト
レジスト膜８Ａに露光を行なった段階で、図１０に示す
ように、十分に露光された領域が潜像１３として形成さ
れる。次に、露光マスクを用いて、リセス段差に対して
位置を合わせ、潜像１３と一部で重なる領域１４に露光
を行ない、アルカリ現像液により現像すると、図１１
（ａ），（ｂ）に示すように、リセス段差内に選択的に
形成された第１の開口９Ｂおよび第２の開口１５を持つ
フォトレジスト膜８Ａｂが得られる。
は第１の実施例と全く同じである。図３におけるフォト
レジスト膜８Ａに露光を行なった段階で、図１０に示す
ように、十分に露光された領域が潜像１３として形成さ
れる。次に、露光マスクを用いて、リセス段差に対して
位置を合わせ、潜像１３と一部で重なる領域１４に露光
を行ない、アルカリ現像液により現像すると、図１１
（ａ），（ｂ）に示すように、リセス段差内に選択的に
形成された第１の開口９Ｂおよび第２の開口１５を持つ
フォトレジスト膜８Ａｂが得られる。
【００３３】第１の開口９Ｂの寸法は、本実施例におい
て約０．８μｍ程度となるが、リセス長を小さくする、
もしくは２酸化シリコン膜（７）およびまたは反射膜７
を厚くすることにより、リセス段差内における反射膜の
平坦部の寸法をさらに小さくすることができる、すなわ
ち第１の開口９Ｂの寸法をさらに小さくすることができ
る。このとき、絶縁膜６Ａおよび反射膜の表面に段差が
残る（リセスが転写される）ことが必要であり、本実施
例においてこの条件を満たす値として、リセス長が１．
３μｍのとき絶縁膜６Ａの膜厚は１０００ｎｍ程度まで
厚くすることができる。逆に絶縁膜６Ａの膜厚が４００
ｎｍのときリセス長は０．５μｍ程度まで狭めることが
できる。
て約０．８μｍ程度となるが、リセス長を小さくする、
もしくは２酸化シリコン膜（７）およびまたは反射膜７
を厚くすることにより、リセス段差内における反射膜の
平坦部の寸法をさらに小さくすることができる、すなわ
ち第１の開口９Ｂの寸法をさらに小さくすることができ
る。このとき、絶縁膜６Ａおよび反射膜の表面に段差が
残る（リセスが転写される）ことが必要であり、本実施
例においてこの条件を満たす値として、リセス長が１．
３μｍのとき絶縁膜６Ａの膜厚は１０００ｎｍ程度まで
厚くすることができる。逆に絶縁膜６Ａの膜厚が４００
ｎｍのときリセス長は０．５μｍ程度まで狭めることが
できる。
【００３４】また、リセス長は大きくなるとフォトレジ
スト膜８Ａの表面がリセス部内外で平坦化とならず、段
差がついてしまうのでリセス段差内とリセス段差外すな
わち平坦部とのフォトレジスト膜厚の差が小さくなり、
段差の内外で必要なレジスト膜厚差の最低値であるλ／
（４ｎ）を満たすことができなくなる。この条件によ
り、本実施例においてリセス長は３．０μｍ程度まで大
きくすることができる。ただし、リセス深さを１００ｎ
ｍより深くすると、さらにリセス長を大きくすることが
できる。
スト膜８Ａの表面がリセス部内外で平坦化とならず、段
差がついてしまうのでリセス段差内とリセス段差外すな
わち平坦部とのフォトレジスト膜厚の差が小さくなり、
段差の内外で必要なレジスト膜厚差の最低値であるλ／
（４ｎ）を満たすことができなくなる。この条件によ
り、本実施例においてリセス長は３．０μｍ程度まで大
きくすることができる。ただし、リセス深さを１００ｎ
ｍより深くすると、さらにリセス長を大きくすることが
できる。
【００３５】リセス深さについては、リセス段差の内と
外のレジスト膜厚差が（式１）を満たすような値に決め
る。いいかえると、決定したリセス深さに対して電界効
果トランジスタが所望する電気的特性をもつように、能
動層の厚さをあらかじめ設定しておく。
外のレジスト膜厚差が（式１）を満たすような値に決め
る。いいかえると、決定したリセス深さに対して電界効
果トランジスタが所望する電気的特性をもつように、能
動層の厚さをあらかじめ設定しておく。
【００３６】このとき、図１１（ａ）に示すように第１
の開口９Ｂの両端が活性領域より外側までくるように、
リセスを形成しておく。
の開口９Ｂの両端が活性領域より外側までくるように、
リセスを形成しておく。
【００３７】次に、図１２に示すように、反射膜７およ
び絶縁膜層６Ａを、フォトレジスト膜８Ａｂをマスクと
して、弗酸でウェットエッチング（等方性エッチング）
して除去する。
び絶縁膜層６Ａを、フォトレジスト膜８Ａｂをマスクと
して、弗酸でウェットエッチング（等方性エッチング）
して除去する。
【００３８】次に、図１３に示すように、第１の開口お
よび第２の開口を含む表面に、例えばＭｏをスパッタさ
せることによりフォトレジスト膜およびリセス段差内に
金属膜１６−１，１６−２を形成した後、リフトオフ処
理により、図１４に示すように、電極部位外の金属膜１
６−１を除去し、さらに反射膜および絶縁膜を弗酸でウ
ェットエッチングして除去すると、図１５（ａ），
（ｂ）に示すようにゲート電極給電部１６−３に接続さ
れたゲート電極（１６−２）が得られる。
よび第２の開口を含む表面に、例えばＭｏをスパッタさ
せることによりフォトレジスト膜およびリセス段差内に
金属膜１６−１，１６−２を形成した後、リフトオフ処
理により、図１４に示すように、電極部位外の金属膜１
６−１を除去し、さらに反射膜および絶縁膜を弗酸でウ
ェットエッチングして除去すると、図１５（ａ），
（ｂ）に示すようにゲート電極給電部１６−３に接続さ
れたゲート電極（１６−２）が得られる。
【００３９】本実施例は、ゲート電極とソース、ドレイ
ンとの間に絶縁膜が存在しないので寄生容量を小さくで
き周波数特性が一層よくなる利点がある。
ンとの間に絶縁膜が存在しないので寄生容量を小さくで
き周波数特性が一層よくなる利点がある。
【００４０】以上、ＧａＡｓ ＦＥＴについて説明した
が、本発明は化合物半導体を利用したＦＥＴに適用しう
ることは改めていうまでもないことである。
が、本発明は化合物半導体を利用したＦＥＴに適用しう
ることは改めていうまでもないことである。
【００４１】
【発明の効果】以上説明したように本発明は、能動層に
リセス部を形成し、絶縁膜および反射膜を形成し、リセ
ス部中央および周辺の平坦部上で、現像時に除去するの
に必要な最小露光量がそれぞれ極小および極大となる厚
さのフォトレジスト膜を形成し、全面露光を行なうこと
により、ゲート電極を形成するための開口を形成し、リ
セスと自己整合するゲート電極を形成することができ
る。ゲート長はリセス寸法、絶縁膜の厚さ、反射膜の厚
さ、露光量で定まり、マスクを使用する従来例とほぼ同
程度の精度で形成できる。従って、リセスとゲート電極
との相対位置精度は、露光マスクの目合せ行なわないで
よい分だけ向上し、それによって周波数特性などのばら
つきの少ないＦＥＴを提供できる。また、露光マスクを
使用しないので露光時の目合せに費やす時間が省略で
き、更に限界露光量に近い露光を行なうので露光時間を
短くでき、露光工程のスループットが改善されるという
効果もある。
リセス部を形成し、絶縁膜および反射膜を形成し、リセ
ス部中央および周辺の平坦部上で、現像時に除去するの
に必要な最小露光量がそれぞれ極小および極大となる厚
さのフォトレジスト膜を形成し、全面露光を行なうこと
により、ゲート電極を形成するための開口を形成し、リ
セスと自己整合するゲート電極を形成することができ
る。ゲート長はリセス寸法、絶縁膜の厚さ、反射膜の厚
さ、露光量で定まり、マスクを使用する従来例とほぼ同
程度の精度で形成できる。従って、リセスとゲート電極
との相対位置精度は、露光マスクの目合せ行なわないで
よい分だけ向上し、それによって周波数特性などのばら
つきの少ないＦＥＴを提供できる。また、露光マスクを
使用しないので露光時の目合せに費やす時間が省略で
き、更に限界露光量に近い露光を行なうので露光時間を
短くでき、露光工程のスループットが改善されるという
効果もある。
【図１】本発明の第１の実施の説明のための平面図（図
１（ａ））および図１（ａ）のＸ−Ｘ線断面図（図１
（ｂ））である。
１（ａ））および図１（ａ）のＸ−Ｘ線断面図（図１
（ｂ））である。
【図２】図１に続いて示す断面図である。
【図３】図２に続いて示す断面図である。
【図４】図３に続いて示す平面図（図４（ａ））および
図４（ａ）のＸ−Ｘ線断面図（図４（ｂ））である。
図４（ａ）のＸ−Ｘ線断面図（図４（ｂ））である。
【図５】図４に続いて示す断面図である。
【図６】図５に続いて示す断面図である。
【図７】図６に続いて示す平面図（図６（ａ））および
図６（ａ）のＸ−Ｘ線断面図（図６（ｂ））である。
図６（ａ）のＸ−Ｘ線断面図（図６（ｂ））である。
【図８】図７に続いて示す断面図である。
【図９】本発明の説明のためのグラフである。
【図１０】本発明の第２の実施例の説明のための平面図
である。
である。
【図１１】図１０に続いて示す平面図（図１１（ａ））
および図１１（ａ）のＸ−Ｘ線断面図（図１１（ｂ））
である。
および図１１（ａ）のＸ−Ｘ線断面図（図１１（ｂ））
である。
【図１２】図１１に続いて示す断面図である。
【図１３】図１２に続いて示す断面図である。
【図１４】図１３に続いて示す断面図である。
【図１５】図１４に続いて示す平面図（図１５（ａ））
および図１５（ａ）のＸ−Ｘ線断面図（図１５（ｂ））
である。
および図１５（ａ）のＸ−Ｘ線断面図（図１５（ｂ））
である。
【図１６】従来例の説明のための平面図（図１６
（ａ））および図１６（ａ）のＸ−Ｘ線断面図（図１６
（ｂ））である。
（ａ））および図１６（ａ）のＸ−Ｘ線断面図（図１６
（ｂ））である。
【図１７】図１６に続いて示す断面図である。
【図１８】図１７に続いて示す平面図（図１８（ａ））
および図１８（ａ）のＸ−Ｘ線断面図（図１８（ｂ））
である。
および図１８（ａ）のＸ−Ｘ線断面図（図１８（ｂ））
である。
【図１９】図１８に続いて示す断面図である。
【図２０】図１９に続いて示す断面図である。
【図２１】図２０に続いて続いて示す平面図（図２１
（ａ））および図２１（ａ）のＸ−Ｘ線断面図（図２１
（ｂ））である。
（ａ））および図２１（ａ）のＸ−Ｘ線断面図（図２１
（ｂ））である。
【図２２】図２１に続いて示す断面図である。
１ 半絶縁性基板 ２ Ｎ型ＧａＡｓ層 ３ 絶縁層 ４ フォトレジスト膜 ５ 開口 ６，６Ａ 絶縁膜 ７，７ａ，７ｂ 反射膜 ８，８ａ，８Ａ，８Ａａ，８Ａｂ フォトレジスト膜 ９，９Ａ 開口 ９Ｂ 第１の開口 １０，１０Ａ 開口 １１，１１Ａ 金属膜 １１ａ，１１Ａａ ゲート電極 １２，１２Ａ フォトレジスト膜 １３ 潜像 １４ 露光領域 １５ 第２の開口 １６−１，１６−２，１６−３ 金属膜
Claims (4)
- 【請求項１】 半導体基板の表面部の能動層を選択的に
エッチングしてリセス部を形成し、次に絶縁膜および反
射膜を順次に形成し、次にポジ型のフォトレジスト膜を
回転塗布法で形成する工程と、所定波長の光を照射した
後現像を行なって前記フォトレジスト膜を前記リセス部
における厚さが最大の部分を除去して開口を有するエッ
チング用マスクを形成する工程と、前記エッチング用マ
スクを使用して前記反射膜および絶縁膜をエッチングし
て前記能動層の表面を露出させる工程と、前記能動層と
ショットキー接合をなすゲート電極を形成する工程とを
有し、前記フォトレジスト膜の厚さが、前記リセス部の
中央および前記リセス部周辺の平坦部においてそれぞれ
前記フォトレジスト膜を現像時に除去するのに必要な最
小露光量が極小および極大となる厚さに設定されること
を特徴とするＦＥＴの製造方法。 - 【請求項２】 反射膜および絶縁膜をそれぞれ異方性エ
ッチングして能動層表面を露出させる請求項１記載のＦ
ＥＴの製造方法。 - 【請求項３】 反射膜および絶縁膜をそれぞれ等方性エ
ッチングして能動層表面を露出したのち、リフトオフ法
によりゲート電極を形成する請求項１記載のＦＥＴの製
造方法。 - 【請求項４】 所定波長の光がｉ線であり、絶縁膜が酸
化シリコン膜であり、反射膜がアルミニウム膜である請
求項１，２または３記載のＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4022595A JP2674547B2 (ja) | 1995-02-28 | 1995-02-28 | Ｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4022595A JP2674547B2 (ja) | 1995-02-28 | 1995-02-28 | Ｆｅｔの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08236544A JPH08236544A (ja) | 1996-09-13 |
| JP2674547B2 true JP2674547B2 (ja) | 1997-11-12 |
Family
ID=12574819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4022595A Expired - Lifetime JP2674547B2 (ja) | 1995-02-28 | 1995-02-28 | Ｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674547B2 (ja) |
-
1995
- 1995-02-28 JP JP4022595A patent/JP2674547B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08236544A (ja) | 1996-09-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970617 |