JP2671438B2 - 情報処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置に関し、特に、メモリオペラ
ンドを指定するフィールドを２つ以上有し、２つ以上の
メモリオペランド間の移動、演算、比較等を行う命令を
実行する情報処理装置に関する。

〔従来の技術〕 従来、この種の情報処理装置は、命令で指定されるメ
モリオペランドについては、特に注意を払わずに、一律
に仕様で定められた動作を行っていた。

〔発明が解決しようとする課題〕

上述した従来の情報処理装置は、一律に仕様で定めら
れた動作を行うために、メモリオペランドの状態によっ
ては、処理速度を向上することが可能な場合であって
も、性能の向上をはかることができないという欠点があ
る。

〔課題を解決するための手段〕

本発明によれば、命令で指定される複数のメモリオペ
ランドの物理アドレスを互いに比較する比較器を備え、 メモリオペランドの物理アドレスが一致している場合
には、不要な動作を省略することを特徴とする情報処理
装置が得られる。

又、本発明によれば、命令で指定される複数のメモリ
オペランドの論理アドレスを互いに比較する比較器を備
え、 メモリオペランドの論理アドレスが一致している場合
には、不要な動作を省略することを特徴とする情報処理
装置が得られる。

更に、本発明によれば、命令語を保持する命令レジス
タに接続され、メモリオペランドを指定するフィールド
を比較する比較器を備え、 メモリオペランドを指定するフィールドが一致してい
る場合には、不要な動作を省略することを特徴とする情
報処理装置が得られる。

［実施例］ 次に本発明について図面を参照して説明する。

第１図は本発明の第１の実施例による情報処理装置の
構成を示すブロック図である。

第１図において、命令レジスタ１は、図示されない命
令取出し手段のよってセットされた命令語を保持する。
選択器２は、命令レジスタ１に保持される命令語のメモ
リオペランドを指定するフィールドAS1とAS2のどちらか
を選択する。アドレス生成手段３は、選択器２で選択さ
れたフィールドの情報より、メモリオペランドの論理ア
ドレスを生成する。アドレス変換手段４は、アドレス生
成手段３で得られた論理アドレスを物理アドレスに変換
する。物理アドレスレジスタ5,6は、それぞれAS1,AS2に
対応して、アドレス変換手段４で変換された物理アドレ
スを保持する。

比較器７は、物理アドレスレジスタ5,6の保持するメ
モリオペランドの物理アドレスを比較する。選択器８
は、物理アドレスレジスタ5,6のどちらかを選択する。
オペランド記憶手段９はメモリオペランドを保持し、選
択器８で選択された物理アドレスでアクセスされる。命
令実行手段10は、命令レジスタ１及び比較器７の出力に
より、選択器2,8、物理アドレスレジスタ5,6、及びオペ
ランド記憶手段９に指示を与えつつ、命令の演算実行を
行う。

選択器２と物理アドレスレジスタ5,6は、同じ信号線1
12で制御され、選択器２で命令レジスタ１のAS1フィー
ルドを選択すると、その物理アドレスは物理アドレスレ
ジスタ５にセットされ、AS2フィールドを選択すると、
その物理アドレスは物理アドレスレジスタ６にセットさ
れるよう制御される。

第２図は、第１図に示す第１の実施例の情報処理装置
で実行される命令のうち、メモリオペランドを指示する
フィールドを２つもつ命令の命令形式を示している。

第２図において、OPは命令コードであり、AS1,AS2は
それぞれ２つのメモリオペランドの先頭アドレスを指定
している。Ｌはメモリオペランドの長さを示し、R2,R3
はその他の補助情報を示すフィールドである。AS1,AS2
は、それぞれベースレジスタの番号を指定するB1,B2フ
ィールド、インデックスレジスタの番号を指定するX1,X
2フィールド、そして、ディスプレースメントアドレス
を示すD1,D2フィールドからなる。AS1の示すオペランド
アドレスはB1で指定されたベースレジスタの内容と、X1
で指定された汎用レジスタの内容と、D1とを加算して得
られる。AS2の示すオペランドアドレスも、同様に、B2,
X2の指定するレジスタの内容とD2を加算して得られる。
従って、AS1とAS2が等しくなくとも、加算してアドレス
を生成した結果、同じ論理アドレスが得られる場合もあ
りうる。又、異なった論理アドレスであってもアドレス
変換した結果同じ物理アドレスが得られることもありう
る。

第３図は第２図に示す命令形式を有する命令のうちの
一部の命令の動作を示している。いづれも、先頭アドレ
スがAS1,AS2で示され、長さがＬの２つのメモリオペラ
ンドを使用する命令で、MVCは、AS1からAS2への移送
を、CCはAS1とAS2の比較を、XC,AC,OCはそれぞれAS1とA
S2の排他的論理和、論理積、論理和を求める命令であ
る。

次に第４図から第８図までを参照しつつ、各命令の実
行動作について説明する。

第４図は、第１図に示す情報処理装置におけるMVC命
令の実行動作を示すフローチャートである。

命令実行手段10は、まず選択器２をAS1側に開き、AS1
よりアドレス生成手段３で論理アドレスを求めた後、ア
ドレス変換手段４でアドレス変換し、得られた物理アド
レスPA1を物理アドレスレジスタ５にセットする。

次に、選択器２をAS2側に開き、AS1と同様にAS2より
物理アドレスPA2を求め、物理アドレスレジスタ６にセ
ットする。

そして、物理アドレスレジスタ5,6の出力を比較する
比較器７の出力より、PA1とPA2が等しいかテストする。
等しくなければ選択器８およびオペランド記憶手段９に
指示を行いつつ、移送動作を行い、PA1とPA2が等しけれ
ば何もしないので終了する。

PA1とPA2が等しければ、移送動作を行っても、行わな
くてもメモリの状態は同じなので、わざわざ移送動作を
行う必要がなくなり、高速に命令を終了することができ
る。

第５図はCC命令の実行動作を示すフローチャートであ
る。

まず、AS1とAS2より、アドレス生成、アドレス変換を
行い、得られた物理アドレスPA1,PA2をそれぞれ物理ア
ドレスレジスタ5,6にセットする。

次に、PA1とPA2が等しいかどうかを比較器７の出力で
テストをし、等しくなければPA1,PA2よりメモリオペラ
ンドを読出し、比較を行い、等しければコンディション
コードを０にセットし、等しくなければ１にセットす
る。PA1とPA2が等しくなければ、無条件にコンディショ
ンコードを０にセットして終了する。

PA1とPA2が等しければ、同一のオペランドデータを比
較するわけで、結果は必ず一致するため、わざわざオペ
ランドデータの比較動作を行う必要がなくなり、高速に
命令を終了することができる。

第６図はXC命令の実行動作を示すフローチャートであ
る。

まず、AS1とAS2よりアドレス生成、アドレス変換を行
い、得られた物理アドレスPA1,PA2をそれぞれ物理アド
レスレジスタ5,6にセットする。

次に、PA1とPA2が等しいかどうかを比較器７の出力で
テストし、等しくなければ、PA1,PA2よりメモリオペラ
ンドを読出し、その排他的論理和を求め、その結果をPA
2のアドレスへ格納する。PA1とPA2が等しければ、PA2の
アドレスから、長さＬだけの０を格納して終了する。

同一データ同志の排他的論理和を求めると０になるた
め、PA1とPA2が等しい時には、わざわざ排他的論理和を
求める必要がなくなり、単に０を格納するだけで高速に
命令を終了できる。

第７図、第８図は、それぞれAC命令、OC命令の実行動
作を示すフローチャートである。

まず、AS1,AS2よりアドレス生成、アドレス変換を行
い、得られた物理アドレスPA1,PA2をそれぞれ物理アド
レスレジスタ5,6にセットする。

次に、PA1とPA2が等しいかどうかを比較器７の出力で
テストし、等しくなければ、PA1,PA2より２つのメモリ
オペランドを読出し、論理積、あるいは論理和を求め、
その結果をPA2のアドレスへ格納する。PA1とPA2が等し
ければ、何もしないので終了する。

同一データ同志の論理積、論理和は、ともに演算前と
後でデータが変化しないので、PA1とPA2が等しい時に
は、わざわざ論理演算を行うことなく高速に命令を終了
できる。

尚、第１の実施例では、２つのメモリオペランドを指
定するフィールドを有する命令を取扱っているが、３つ
のメモリオペランドを指定するフィールドを有し、AS1
とAS2のメモリオペランドで演算を行い、結果をAS3のア
ドレスへ格納するといった命令についても適用できる、
又、第１の実施例では、メモリオペランドを指定するフ
ィールドAS1とAS2は同じ形状であるが、AS1とAS2が異な
った形式をもつ命令についても適用できる。

第９図は本発明の第２の実施例による情報処理装置の
構成を示すブロック図である。

第９図において、命令レジスタ１は図示されない命令
取出し手段によってセットされた命令語を保持する。選
択器２は、命令レジスタ１に保持される命令語のメモリ
オペランドを指定するフィールドAS1とAS2のどちらかを
選択する。アドレス生成手段３は、選択器２で選択され
たフィールドの情報よりメモリオペランドの論理アドレ
スを生成する。物理アドレスレジスタ5a,6aは、それぞ
れAS1,AS2に対応して、アドレス生成手段３で得られた
論理アドレスを保持する。

比較器7aは、論理アドレスレジスタ5a,6aの保持する
２つのメモリオペランドの論理アドレスを比較する。選
択器8aは、論理アドレスレジスタ5a,6aのどちらかを選
択する。アドレス変換手段4aは、選択器8aで選択された
論理アドレスを物理アドレスに変換する。オペランド記
憶手段９は、メモリオペランドを保持し、アドレス変換
手段4aで変換された物理アドレスでアクセスされる。命
令実行手段10は、命令レジスタ１及び比較器7aの出力よ
り選択器2,8a、論理アドレスレジスタ5a,6a、及びオペ
ランド記憶手段９に指示を与えつつ、命令の演算実行を
行う。

選択器２と論理アドレスレジスタ5a,6aは、同じ信号
線112で制御され、選択器２で命令レジスタ１のAS1フィ
ールドを選択すると、その論理アドレスは論理アドレス
レジスタ5aにセットされ、AS2フィールドを選択する
と、その論理アドレスは論理アドレスレジスタ6aにセッ
トされるよう制御される。

第２図において、AS1と等しくなくとも、加算してア
ドレスを生成した結果、同じ論理アドレスが得られるこ
ともありうる。

次に第10図から第14図までを参照しつつ、各命令の実
行動作について説明する。

第10図は、第９図に示す情報処理装置におけるMVC命
令の実行動作を示すフローチャートである。

命令実行手段10は、まず選択器２をAS1側に開き、AS1
よりアドレス生成手段３で論理アドレスを求め、得られ
た論理アドレスLA1を論理アドレスレジスタ5aにセット
する。

次に、選択器２をAS2側に開き、AS1と同様にAS2より
論理アドレスLA2を求め、論理アドレスレジスタ6aにセ
ットする。

そして、論理アドレスレジスタ5a,6aの出力を比較す
る比較器7aの出力より、LA1とLA2が等しいかテストす
る。等しくなければ選択器8aおよびアドレス変換手段4a
でLA1,LA2を物理アドレスに変換した後オペランド記憶
手段９に指示を行いつつ、移送動作を行い、LA1とLA2が
等しければ何もしないで終了する。

LA1とLA2が等しければ、移送動作を行っても、行わな
くてもメモリの状態は同じなので、わざわざ移送動作を
行う必要がなくなり、高速に命令を終了することができ
る。

第11図はCC命令の実行動作を示すフローチャートであ
る。

まず、AS1とAS2より、アドレス生成を行い、得られた
論理アドレスLA1,LA2をそれぞれ論理アドレスレジスタ5
a,6aにセットする。

次に、LA1とLA2が等しいかどうかを、比較器7aの出力
でテストし、等しくなければ、LA1,LA2よりメモリオペ
ランドを読出し、比較を行い、等しければコンディショ
ンコードを０にセットし、等しくなければ１にセットす
る。LA1とLA2が等しければ、無条件にコンディションコ
ードを０にセットして終了する。

LA1とLA2が等しければ、同一のオペランドデータを比
較するわけで、結果は必ず一致するため、わざわざオペ
ランドデータの比較動作を行う必要がなくなり、高速に
命令を終了することができる。

第12図は、XC命令の実行動作を示すフローチャートで
ある。

まず、AS1とAS2よりアドレス生成を行い、得られた論
理アドレスLA1,LA2をそれぞれ論理アドレスレジスタ5a,
6aにセットする。

次に、LA1とLA2が等しいかどうかを比較器7aの出力で
テストし、等しくなければ、LA1,LA2よりメモリオペラ
ンドを読出し、その排他的論理和を求め、その結果をLA
2のアドレスへ格納する。LA1とLA2が等しければ、LA2の
アドレスから、長さＬだけの０を格納して終了する。

同一データ同志の排他的論理和を求めると０になるた
め、LA1とLA2が等しい時には、わざわざ排他的論理和を
求める必要がなくなり、単に０を格納するだけで高速に
命令を終了できる。

第13図、第14図は、それぞれAC命令、OC命令の実行動
作を示すフローチャートである。

まず、AS1,AS2よりアドレス生成を行い、得られた論
理アドレスLA1,LA2をそれぞれ論理アドレスレジスタ5a,
6aにセットする。次に、LA1とLA2が等しいかどうかを比
較器7aの出力でテストし、等しくなければ、LA1,LA2よ
り２つのメモリオペランドを読出し、論理積、あるいは
論理和を求め、その結果をLA2のアドレスを格納する。L
A1とLA2が等しければ、何もしないで終了する。

同一データ同志の論理積、論理和は、ともに演算前と
後でデータが変化しないので、LA1とLA2が等しい時に
は、わざわざ論理演算を行うことなく高速に命令を終了
できる。

尚、第２の実施例では、２つのメモリオペランドを指
定するフィールドを有する命令を取扱っているが、３つ
のメモリオペランドを指定するフィールドを有し、AS1
とAS2のメモリオペランドで演算を行い、結果をAS3のア
ドレスへ格納するといった命令についても適用できる、
又、第２の実施例では、メモリオペランドを指定するフ
ィールドAS1とAS2は同じ形式であるが、AS1とAS2が異な
った形式をもつ命令について適用できる。

第15図は、本発明の第３の実施例による情報処理装置
の構成を示すブロック図である。

第15図において、命令レジスタ１は、図示されない命
令取出し手段によってセットされた命令語を保持する。
比較器7bは、命令レジスタ１に保持される命令語のメモ
リオペランドを指定するフィールドAS1とAS2との一致を
調べる比較器である。命令実行手段10は、命令レジスタ
１と比較器7bの出力により、命令の指定する演算を実行
する。

第２図において、AS1とAS2が等しいということは、同
じベースレジスタ、同じインデックレジスタそして同じ
ディスプレースメントアドレスを加算することを意味
し、２つのオペランドアドレスが全く等しいことを示
す。

次に、第16図から第20図までを参照しつつ、各命令の
実行動作について説明する。

第16図は、第15図に示す命令実行手段10におけるMVC
命令の実行動作を示すフローチャートである。

まず、AS1とAS2が等しいかチェックし、等しくなけれ
ば移送動作を行ない、等しければ何もしないで終了す
る。

AS1とAS2が等しければ、移送動作を行う前と後とでは
メモリの状態は変化しないので、わざわざ移送動作を行
う必要がなくなり、高速に命令を終了することができ
る。

第17図は、CC命令の実行動作を示すフローチャートで
ある。

まず、AS1とAS2が等しいかチェックし、等しくなけれ
ば２つのメモリオペランドを読出し、比較を行ない、等
しければ、コンディションコードを０にセットし、等し
くなければコンディションコードを１にセットする。AS
1とAS2が等しければ、無条件にコンディションコードを
０にセットして終了する。

AS1とAS2が等しければ、２つのメモリオペランドは、
一つのメモリオペランドを指しているわけで、オペラン
ドデータの比較結果を必ず一致するため、わざわざオペ
ランドデータの比較動作を行う必要がなくなり、高速に
命令を終了することができる。

第18図は、XC命令の実行動作を示すフローチャートで
ある。

まず、AS1とAS2が等しいかチェックし、等しくなけれ
ば、２つのメモリオペランドを読出し、排他的論理和を
求め、その結果をAS2のアドレスへ格納する。AS1とAS2
が等しければ、AS2のアドレスへ長さＬだけ０を格納し
て終了する。

同一データ同志の排他的論理和を求めると０になるた
め、AS1とAS2が等しい時には、わざわざ排他的論理和を
求める必要がなくなり、単に０を格納するだけで高速に
命令を終了することができる。

第19図、第20図は、それぞれAC命令、OC命令の実行動
作を示すフローチャートである。

まず、AS1とAS2が等しいかチェックし、等しくなけれ
ば、２つのメモリオペランドを読出し、論理積あるいは
論理和を求め、その結果をAS2のアドレスへ格納する。A
S1とAS2が等しければ何もしないで終了する。

同一データ同志の論理積、論理和は、ともに、演算前
と後でデータが変化しないので、AS1とAS2が等しい時に
は、わざわざ論理演算を行うことなく、高速に命令を終
了できる。

尚、第３の実施例では、２つのメモリオペランドを指
定するフィールドを有する命令を取扱っているが、３つ
のメモリオペランドを指定するフィールドを有し、AS1
とAS2のメモリオペランドで演算を行い、結果をAS3のア
ドレスへ格納するといった命令についても適用である。

［発明の効果］ 以上説明したように本発明は、２つのメモリオペラン
ドの物理アドレス、論理アドレス、或いは２つのメモリ
オペランドを指定するフィールドを比較し、等しい時に
は、不要の動作を行うことのないように制御するため、
高速に命令を処理することができるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例による情報処理装置の構
成を示すブロック図、第２図は第１図の情報処理装置で
実行される命令のうち、メモリオペランドを指定するフ
ィールドを２つ有する命令の命令形式を示す図、第３図
は第２図に示す形式の命令のうちの一部の命令の動作を
示す図、第４、５、６、７、８図は、それぞれ第１図の
情報処理装置によるMVC,CC,XC,AC,OC命令の実行動作を
示すフローチャート、第９図は本発明の第２の実施例に
よる情報処理装置の構成を示すブロック図、第10、11、
12、13、14図は、それぞれ第９図の情報処理装置による
MVC,CC,XC,AC,OC命令の実行動作を示すフローチャー
ト、第15図は本発明の第３の実施例による情報処理装置
の構成を示すブロック図、第16、17、18、19、20図は、
それぞれ第15図の情報処理装置によるMVC,CC,XC,AC,OC
命令の実行動作を示すフローチャートである。 １……命令レジスタ、２……選択器、３……アドレス生
成手段、4,4a……アドレス変換手段、５……物理アドレ
スレジスタ、5a……論理アドレスレジスタ、６……物理
アドレスレジスタ、6a……論理アドレスレジスタ、7,7
a,7b……比較器、8,8a……選択器、９……オペランド記
憶手段、10………命令実行手段。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】メモリオペランドを指定するフィールドを
   複数有する命令を実行する情報処理装置に於て、 前記複数のメモリオペランドの物理アドレスが互いに一
   致するか否かを検出する比較器を備え、 該比較器によってメモリオペランドの物理アドレスを一
   致が検出された場合には不要な動作を省略することを特
   徴とする情報処理装置。
2. 【請求項２】メモリオペランドを指定するフィールドを
   複数有する命令を実行する情報処理装置に於て、 前記複数のメモリオペランドの先頭の論理アドレスが互
   いに一致するか否かを検出する比較器を備え、 該比較器によってメモリオペランドの論理アドレスの一
   致が検出された場合には不要な動作を省略することを特
   徴とする情報処理装置。
3. 【請求項３】メモリオペランドを指定するフィールドを
   複数有する命令を実行する情報処理装置に於て、 前記命令語を保持する命令レジスタに接続され、メモリ
   オペランドを指定する前記複数のフィールドが互いに一
   致しているか否かを検出する比較器を備え、 該比較器によってメモリオペランドを指定するフィール
   ドの一致が検出された場合には不要な動作を省略するこ
   とを特徴とする情報処理装置。