JP2646306B2 - 多チャンネル無相関雑音発生装置 - Google Patents
多チャンネル無相関雑音発生装置Info
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- JP2646306B2 JP2646306B2 JP4001452A JP145292A JP2646306B2 JP 2646306 B2 JP2646306 B2 JP 2646306B2 JP 4001452 A JP4001452 A JP 4001452A JP 145292 A JP145292 A JP 145292A JP 2646306 B2 JP2646306 B2 JP 2646306B2
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Description
【０００１】
【産業上の利用分野】本発明は、複数の無相関な雑音信
号を同時に発生させる装置に関する。
号を同時に発生させる装置に関する。
【０００２】
【従来の技術】従来、この種の装置は、複数の雑音発生
回路を並列的に使用することで複数の無相関な雑音信号
の同時発生を実現している。その一例を図２を参照して
説明する。
回路を並列的に使用することで複数の無相関な雑音信号
の同時発生を実現している。その一例を図２を参照して
説明する。
【０００３】図２において、基準クロック信号発生器２
１にＭ個（Ｍは自然数）のＰＮ信号発生回路２２−１〜
２２−Ｍが並列に接続されている。ＰＮ信号発生回路２
２−１〜２２−Ｍはそれぞれ、基準クロック信号発生器
２１からの基準クロック信号により異なる疑似ランダム
系列、すなわち基準クロック信号の周期に相当する時間
遅れを持つｎビットの信号を発生する。
１にＭ個（Ｍは自然数）のＰＮ信号発生回路２２−１〜
２２−Ｍが並列に接続されている。ＰＮ信号発生回路２
２−１〜２２−Ｍはそれぞれ、基準クロック信号発生器
２１からの基準クロック信号により異なる疑似ランダム
系列、すなわち基準クロック信号の周期に相当する時間
遅れを持つｎビットの信号を発生する。
【０００４】ＰＮ信号発生回路２２−１〜２２−Ｍには
それぞれ、これらの出力にインパルス応答に相当する重
み付けを行なう重み付け抵抗アレー回路２３−１〜２３
−Ｍが接続されており、これらの重み付け抵抗アレー回
路２３−１〜２３−Ｍにはそれぞれ、その出力を加算す
る加算増幅器２４−１〜２４−Ｍが接続されている。更
に、加算増幅器２４−１〜２４−Ｍにはそれぞれ、基準
クロック成分を除去するための低域通過フィルタ２５−
１〜２５−Ｍが接続されている。このように、異なる疑
似ランダム系列を持つＭ個のＰＮ信号発生回路２２−１
〜２２−Ｍにより、Ｍ種の無相関な雑音信号を発生させ
るようにしている。
それぞれ、これらの出力にインパルス応答に相当する重
み付けを行なう重み付け抵抗アレー回路２３−１〜２３
−Ｍが接続されており、これらの重み付け抵抗アレー回
路２３−１〜２３−Ｍにはそれぞれ、その出力を加算す
る加算増幅器２４−１〜２４−Ｍが接続されている。更
に、加算増幅器２４−１〜２４−Ｍにはそれぞれ、基準
クロック成分を除去するための低域通過フィルタ２５−
１〜２５−Ｍが接続されている。このように、異なる疑
似ランダム系列を持つＭ個のＰＮ信号発生回路２２−１
〜２２−Ｍにより、Ｍ種の無相関な雑音信号を発生させ
るようにしている。
【０００５】
【発明が解決しようとする課題】従来の装置では、Ｍ種
の無相関な雑音信号を発生させるためには、同種のＭ個
のＰＮ信号発生回路を必要とし、回路規模が増大する。
これに対し、回路を小形化するためには、装置のディジ
タル回路部分とアナログ回路部分とを分けてそれぞれ集
積化する方法と、部品点数を極力減らすようにすること
が一般的である。従来の装置では、小形化のためにＭ個
のＰＮ信号発生回路をまとめて集積化することが行われ
ているが、ディジタル回路部分とアナログ回路部分との
接続が複雑となる。加えて、重み付け抵抗アレー回路は
ＰＮ信号発生回路の数だけ必要であり、回路規模の小形
化には制限があった。
の無相関な雑音信号を発生させるためには、同種のＭ個
のＰＮ信号発生回路を必要とし、回路規模が増大する。
これに対し、回路を小形化するためには、装置のディジ
タル回路部分とアナログ回路部分とを分けてそれぞれ集
積化する方法と、部品点数を極力減らすようにすること
が一般的である。従来の装置では、小形化のためにＭ個
のＰＮ信号発生回路をまとめて集積化することが行われ
ているが、ディジタル回路部分とアナログ回路部分との
接続が複雑となる。加えて、重み付け抵抗アレー回路は
ＰＮ信号発生回路の数だけ必要であり、回路規模の小形
化には制限があった。
【０００６】本発明は上記の如き欠点を解消しようとす
るものであり、具体的には装置のディジタル回路部分を
集積化出来、しかもこのディジタル回路部分とアナログ
回路部分との接続が容易になるような多チャンネル無相
関雑音発生装置を提供しようとするものである。
るものであり、具体的には装置のディジタル回路部分を
集積化出来、しかもこのディジタル回路部分とアナログ
回路部分との接続が容易になるような多チャンネル無相
関雑音発生装置を提供しようとするものである。
【０００７】本発明は更に、重み付け抵抗アレー回路の
数を減らすことが可能な多チャンネル無相関雑音発生装
置を提供しようとするものである。
数を減らすことが可能な多チャンネル無相関雑音発生装
置を提供しようとするものである。
【０００８】
【課題を解決するための手段】本発明によれば、基準ク
ロック信号をＭ分周した分周クロック信号を出力する分
周回路と、前記分周クロック信号に基づいて異なる疑似
ランダム系列を発生するＭ個の並列出力形のＰＮ信号発
生回路と、該Ｍ個のＰＮ信号発生回路の出力を順次選択
して並列信号を出力する選択回路と、前記基準クロック
信号に基づいて前記選択回路の切換信号を出力する切換
信号発生回路と、前記選択回路の出力に重み付けを行な
う重み付け抵抗アレー回路と、該重み付け抵抗アレー回
路の出力を加算する加算部と、該加算部の出力をサンプ
ルしてホールドするＭ個の並列形のサンプル・ホールド
回路と、前記分周クロック信号に基づいて前記サンプル
・ホールド回路の動作タイミングを規定する信号を出力
するタイミング信号発生回路とを含む多チャンネル無相
関雑音発生装置が得られる。
ロック信号をＭ分周した分周クロック信号を出力する分
周回路と、前記分周クロック信号に基づいて異なる疑似
ランダム系列を発生するＭ個の並列出力形のＰＮ信号発
生回路と、該Ｍ個のＰＮ信号発生回路の出力を順次選択
して並列信号を出力する選択回路と、前記基準クロック
信号に基づいて前記選択回路の切換信号を出力する切換
信号発生回路と、前記選択回路の出力に重み付けを行な
う重み付け抵抗アレー回路と、該重み付け抵抗アレー回
路の出力を加算する加算部と、該加算部の出力をサンプ
ルしてホールドするＭ個の並列形のサンプル・ホールド
回路と、前記分周クロック信号に基づいて前記サンプル
・ホールド回路の動作タイミングを規定する信号を出力
するタイミング信号発生回路とを含む多チャンネル無相
関雑音発生装置が得られる。
【０００９】なお、前記Ｍ個の並列形のＰＮ信号発生回
路と、前記選択回路と、前記切換信号発生回路と、前記
タイミング信号発生回路とはまとめてディジタル回路部
分として集積化される。
路と、前記選択回路と、前記切換信号発生回路と、前記
タイミング信号発生回路とはまとめてディジタル回路部
分として集積化される。
【００１０】
【作用】Ｍ個のＰＮ信号発生回路、選択回路、切換信号
発生回路、タイミング信号発生回路を１つのゲートアレ
イとすると、このゲートアレイの出力ピン数は、例えば
（ｎ＋Ｍ）本となり、実装時の接続線本数も（ｎ＋Ｍ）
本となる。一方、出力する無相関な雑音信号の数によら
ず、重み付け抵抗アレー回路の数は１個で良い。
発生回路、タイミング信号発生回路を１つのゲートアレ
イとすると、このゲートアレイの出力ピン数は、例えば
（ｎ＋Ｍ）本となり、実装時の接続線本数も（ｎ＋Ｍ）
本となる。一方、出力する無相関な雑音信号の数によら
ず、重み付け抵抗アレー回路の数は１個で良い。
【００１１】
【実施例】図１を参照して本発明の実施例について説明
する。本装置は、基準クロック信号を発生する基準クロ
ック信号発生器１１と、この基準クロック信号をＭ分周
した分周クロック信号を出力する分周回路１２と、前記
分周クロック信号に基づいて異なる疑似ランダム系列を
発生するＭ個の並列形のＰＮ信号発生回路１３−１〜１
３−Ｍと、該Ｍ個のＰＮ信号発生回路の出力を選択する
選択回路（例えば、マルチプレクサ）１４と、前記基準
クロック信号と前記分周クロック信号とを受けて選択回
路１４のための切換信号を出力する切換信号発生回路１
５と、前記基準クロック信号と前記分周クロック信号と
を受けて後述するサンプル・ホールド回路のサンプル及
びホールドのタイミングを規定する信号を出力するタイ
ミング信号発生回路１６とを有している。これらの回
路、すなわち図中一点鎖線で囲まれた回路はディジタル
回路部分であり、まとめて集積化される。それゆえ、集
積化されたディジタル回路部分の出力ピン数は、選択回
路１４の出力ｎ本とタイミング信号発生回路１６の出力
Ｍ本との和（ｎ＋Ｍ）本である。
する。本装置は、基準クロック信号を発生する基準クロ
ック信号発生器１１と、この基準クロック信号をＭ分周
した分周クロック信号を出力する分周回路１２と、前記
分周クロック信号に基づいて異なる疑似ランダム系列を
発生するＭ個の並列形のＰＮ信号発生回路１３−１〜１
３−Ｍと、該Ｍ個のＰＮ信号発生回路の出力を選択する
選択回路（例えば、マルチプレクサ）１４と、前記基準
クロック信号と前記分周クロック信号とを受けて選択回
路１４のための切換信号を出力する切換信号発生回路１
５と、前記基準クロック信号と前記分周クロック信号と
を受けて後述するサンプル・ホールド回路のサンプル及
びホールドのタイミングを規定する信号を出力するタイ
ミング信号発生回路１６とを有している。これらの回
路、すなわち図中一点鎖線で囲まれた回路はディジタル
回路部分であり、まとめて集積化される。それゆえ、集
積化されたディジタル回路部分の出力ピン数は、選択回
路１４の出力ｎ本とタイミング信号発生回路１６の出力
Ｍ本との和（ｎ＋Ｍ）本である。
【００１２】本装置は更に、アナログ回路部分として、
選択回路１４の出力に重み付けを行なう重み付け抵抗ア
レー回路１７と、該重み付け抵抗アレー回路１７の出力
を加算する加算増幅器１８と、該加算増幅器１８の出力
をサンプルしてホールドするＭ個の並列形のサンプル・
ホールド回路１９−１〜１９−Ｍと、これらＭ個のサン
プル・ホールド回路のそれぞれに接続された低域通過フ
ィルタ２０−１〜２０−Ｍとを有する。
選択回路１４の出力に重み付けを行なう重み付け抵抗ア
レー回路１７と、該重み付け抵抗アレー回路１７の出力
を加算する加算増幅器１８と、該加算増幅器１８の出力
をサンプルしてホールドするＭ個の並列形のサンプル・
ホールド回路１９−１〜１９−Ｍと、これらＭ個のサン
プル・ホールド回路のそれぞれに接続された低域通過フ
ィルタ２０−１〜２０−Ｍとを有する。
【００１３】次に、動作について説明する。各ＰＮ信号
発生回路１３−１〜１３−Ｍは、前記分周クロック信号
が入力される度にｎビットの新しいＰＮパターンを発生
して並列形式で選択回路１４に供給する。切換信号発生
回路１５は、前記分周クロック信号を受けて選択回路１
４の選択を順次切り換えるための切換信号を前記基準ク
ロック信号の周期で発生する。選択回路１４は、前記切
換信号によって、例えばＭ個のＰＮパターンから１つを
選択して重み付け抵抗アレー回路１７に供給し、重み付
け抵抗アレー回路１７は選択されたＰＮ信号発生回路か
らの雑音信号に重み付けした信号を出力する。タイミン
グ信号発生回路１６は、前記分周クロック信号が入力さ
れる度にサンプル・ホールド回路１９−１〜１９−Ｍに
順次タイミング信号を供給し、選択回路１４で選択され
たＰＮパターンで生成される雑音信号をサンプル・ホー
ルド回路１９−１〜１９−Ｍのいずれかにホールドさせ
る。各サンプル・ホールド回路１９−１〜１９−Ｍにホ
ールドされた信号は、逐次あるいは一度に対応する低域
通過フィルタ２０−１〜２０−Ｍに供給され、前記クロ
ック信号成分を除去されて無相関な雑音信号として出力
される。以上のようにしてＭ個の無相関な雑音信号を得
ることが出来る。
発生回路１３−１〜１３−Ｍは、前記分周クロック信号
が入力される度にｎビットの新しいＰＮパターンを発生
して並列形式で選択回路１４に供給する。切換信号発生
回路１５は、前記分周クロック信号を受けて選択回路１
４の選択を順次切り換えるための切換信号を前記基準ク
ロック信号の周期で発生する。選択回路１４は、前記切
換信号によって、例えばＭ個のＰＮパターンから１つを
選択して重み付け抵抗アレー回路１７に供給し、重み付
け抵抗アレー回路１７は選択されたＰＮ信号発生回路か
らの雑音信号に重み付けした信号を出力する。タイミン
グ信号発生回路１６は、前記分周クロック信号が入力さ
れる度にサンプル・ホールド回路１９−１〜１９−Ｍに
順次タイミング信号を供給し、選択回路１４で選択され
たＰＮパターンで生成される雑音信号をサンプル・ホー
ルド回路１９−１〜１９−Ｍのいずれかにホールドさせ
る。各サンプル・ホールド回路１９−１〜１９−Ｍにホ
ールドされた信号は、逐次あるいは一度に対応する低域
通過フィルタ２０−１〜２０−Ｍに供給され、前記クロ
ック信号成分を除去されて無相関な雑音信号として出力
される。以上のようにしてＭ個の無相関な雑音信号を得
ることが出来る。
【００１４】以上の説明で明らかなように、無相関な雑
音信号の数によらずに重み付け抵抗アレー回路は１個で
済む。なお、切換信号発生回路、サンプル・ホールド回
路が追加となるが、装置全体としての実装効率は２倍と
なり、装置の小形化を実現出来る。
音信号の数によらずに重み付け抵抗アレー回路は１個で
済む。なお、切換信号発生回路、サンプル・ホールド回
路が追加となるが、装置全体としての実装効率は２倍と
なり、装置の小形化を実現出来る。
【００１５】
【発明の効果】以上説明してきたように、本発明によれ
ばディジタル回路部分の集積化の実施が容易になり、装
置の小形化を図ることができる。また、無相関な雑音信
号の数だけ重み付け抵抗アレー回路が必要であった従来
の装置に比べて、本発明では１個で済むので更に回路の
小形化が可能となる。
ばディジタル回路部分の集積化の実施が容易になり、装
置の小形化を図ることができる。また、無相関な雑音信
号の数だけ重み付け抵抗アレー回路が必要であった従来
の装置に比べて、本発明では１個で済むので更に回路の
小形化が可能となる。
【図１】本発明の一実施例の構成図である。
【図２】従来例の構成図である。
１１ 基準クロック信号発生器 １８、２４−１〜２４−Ｍ 加算増幅器
Claims (2)
- 【請求項１】 基準クロック信号をＭ分周した分周クロ
ック信号を出力する分周回路と、前記分周クロック信号
に基づいて異なる疑似ランダム系列を発生するＭ個の並
列出力形のＰＮ信号発生回路と、該Ｍ個のＰＮ信号発生
回路の出力を順次選択して並列信号を出力する選択回路
と、前記基準クロック信号に基づいて前記選択回路の切
換信号を出力する切換信号発生回路と、前記選択回路の
出力に重み付けを行なう重み付け抵抗アレー回路と、該
重み付け抵抗アレー回路の出力を加算する加算部と、該
加算部の出力をサンプルしてホールドするＭ個の並列形
のサンプル・ホールド回路と、前記分周クロック信号に
基づいて前記サンプル・ホールド回路の動作タイミング
を規定する信号を出力するタイミング信号発生回路とを
含む多チャンネル無相関雑音発生装置。 - 【請求項２】 請求項１記載の多チャンネル無相関雑音
発生装置において、前記Ｍ個の並列形のＰＮ信号発生回
路と、前記選択回路と、前記切換信号発生回路と、前記
タイミング信号発生回路とはまとめてディジタル回路部
分として集積化されるものであることを特徴とする多チ
ャンネル無相関雑音発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001452A JP2646306B2 (ja) | 1992-01-08 | 1992-01-08 | 多チャンネル無相関雑音発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001452A JP2646306B2 (ja) | 1992-01-08 | 1992-01-08 | 多チャンネル無相関雑音発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05191149A JPH05191149A (ja) | 1993-07-30 |
| JP2646306B2 true JP2646306B2 (ja) | 1997-08-27 |
Family
ID=11501840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4001452A Expired - Lifetime JP2646306B2 (ja) | 1992-01-08 | 1992-01-08 | 多チャンネル無相関雑音発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2646306B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5912045B2 (ja) * | 1975-03-26 | 1984-03-21 | 工業技術院長 | 不規則信号発生装置 |
| JPS60108048U (ja) * | 1984-08-16 | 1985-07-23 | ケイディディ株式会社 | 雑音插入装置 |
| JPS62253234A (ja) * | 1986-04-25 | 1987-11-05 | Japan Radio Co Ltd | 多重擬似雑音符号発生器 |
-
1992
- 1992-01-08 JP JP4001452A patent/JP2646306B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05191149A (ja) | 1993-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970325 |