JP2646207B2 - 電気的にプログラム可能な読出し専用メモリ - Google Patents

電気的にプログラム可能な読出し専用メモリ

Info

Publication number
JP2646207B2
JP2646207B2 JP61501947A JP50194786A JP2646207B2 JP 2646207 B2 JP2646207 B2 JP 2646207B2 JP 61501947 A JP61501947 A JP 61501947A JP 50194786 A JP50194786 A JP 50194786A JP 2646207 B2 JP2646207 B2 JP 2646207B2
Authority
JP
Japan
Prior art keywords
voltage
transistor
memory
memory cell
floating gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP61501947A
Other languages
English (en)
Other versions
JPS63501106A (ja
Inventor
ド フェロン ジェラール シルヴェスト
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ESU JEE ESU TOMUSON MIKUROEREKUTORONIKUSU SA
Original Assignee
ESU JEE ESU TOMUSON MIKUROEREKUTORONIKUSU SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ESU JEE ESU TOMUSON MIKUROEREKUTORONIKUSU SA filed Critical ESU JEE ESU TOMUSON MIKUROEREKUTORONIKUSU SA
Publication of JPS63501106A publication Critical patent/JPS63501106A/ja
Application granted granted Critical
Publication of JP2646207B2 publication Critical patent/JP2646207B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Security & Cryptography (AREA)
  • Read Only Memory (AREA)

Description

【発明の詳細な説明】 本発明は、電気的にプログラム可能な読出し専用メモ
リ（以下、ROMという）、例えば紫外線消去型プログラ
マブルROM（EPROM）もしくは電気的消去型プログラマブ
ルROM（EEPROM）に関する。これらのメモリには、ユー
ザがプログラムできるという利点がある。さらに必要に
応じて、一定の回数だけ消去及び再書込みが可能であ
る。上記メモリのデータ記憶素子は浮遊ゲートトランジ
スタである。このトランジスタは２つの状態をとる。第
１の状態では、浮遊ゲートに電荷は一切トラップされな
い。こうして、トランジスタのソースとドレインとの間
には伝導チャネルが形成される。このとき、トランジス
タは導通状態となり、閉じたスイッチとして動作する。
第２の状態では、浮遊ゲートに電子がトラップされる。
トラップされた電子により、ソースとドレインとの間の
基板に伝導チャネルが形成されるのが防止される。この
とき、トランジスタは不能化し、開放形スイッチとして
動作する。データ記憶素子を用いた上述のメモリでは、
記録データが揮発しないという利点がある。浮遊ゲート
にトラップされた電荷だけが、徐々に放電される。浮遊
ゲートの電荷損失によって、メモリセルの保持時間が決
定する。放電の結果、記憶データを読み出すことはもは
やできなくなる。上記保持時間は通常５年乃至10年程度
であり、プログラム中に印加された電圧の大きさと印加
継続時間とに依存する。典型的なプログラム電圧は21ボ
ルトであり、電圧印加時間は50ミリ秒である。
トランジスタの可能化もしくは不可能化状態は、その
制御ゲートに選択パルスを印加して判別される。可能化
状態では、浮遊ゲートに電荷がトラップされておらず、
印加された選択電圧によりトランジスタは飽和する。使
用に際して、トランジスタの第１の主電極は、電圧発生
回路によってバイアス電圧が印加されるビット線に接続
され、もう１つの第２の主電極はグラウンドに接続され
ている。ビット線は、電流センサに接続されている。電
流センサは、電圧発生回路がビット線に供給する電流を
検出する。トランジスタは可能化して電圧発生回路を短
絡し、センサは電流降下を検出する。この電流降下は、
当該トランジスタのプログラム状態に対応するデータを
表わす。第２の場合、すなわちメモリセルがプログラム
された場合、トランジスタの浮遊ゲートには電荷がトラ
ップされる。制御ゲートに印加された選択電圧は、浮遊
ゲートに蓄積された電荷によって伝導チャネルに形成さ
れた電位障壁と反対の方向を有する。しかしながら、そ
れでも上記チャネルの伝導方向を変化させるには不十分
であり、トランジスタは依然として不能化状態を保持す
る。したがって、ビット線の終端部のセンサには電流変
化が検出されない。当該メモリセルが選択された場合、
上記第１の場合と反対の状態が検出される。
電気的にプログラム可能なROMの技術分野で最も理解
し易いものの１つに、メモリカードの分野がある。メモ
リカードとは、例えば銀行用クレジットカードのよう
に、電子的な集積回路が組み込まれたカードをいう。上
記集積回路の電気接続端子にはカード表面上でアクセス
が可能であり、動作が端子ユニットごとに遂行されるよ
うに構成されている。
メモリカードの基本的な問題点は不正使用の問題であ
る。したがって、カードの所持者がカードのメモリに含
まれる情報を偽造することを防止するために、多くの努
力が払われている。回避すべき第１の点は、メモリに重
大情報が誤って入力される危険性である。このため、第
１のステップでメモリ端子に印加される一連の電気パル
スを介して、上記重大情報は入力される。情報が正しく
入力されたことを確認する意味で、アクセス端子に検査
パルスを印加してメモリ内容を検査する。
しかしながら、メモリセルに記憶された情報の有効保
持力を検査することはできない。上記不正行為を働く者
は、例えば抵抗性を有する微小なグラファイト層でアク
セス端子を被覆して、アクセス端子に不正な変更を加え
るといわれている。その結果、情報を保持するのに十分
な電圧レベルで、所望の接続時間にわたってデータをメ
モリにプログラムすることができなくなってしまう。検
査中に十分な電気パルスをアクセス検査端子に印加すれ
ば、上記不正行為は発見されるはずである。しかしなが
ら、詐欺行為を働く者は、おそらく同様の手口でアクセ
ス検査端子にも不正な変更を加えようとするだろう。換
言すれば、当該メモリカードを発行している機関がプロ
グラムを行ったとしても、知能的な詐欺行為者であれば
メモリのプログラム状態を変更することができる。検査
は同じプログラム状態でなされるので、検査をしても何
ら保証されたことにはならない。
本発明は上記問題点を解決することを目的とする。本
発明では、検査中に使用されるパルス電圧は、外部から
メモリに印加される電圧ではなく、メモリ内部で発生す
る電圧である。プログラム中の使用電圧レベルを決定す
れば、情報保持時間が必然的に決まってしまう。本来的
に固定された検査パルスの電圧レベルにより、メモリに
記憶された情報の真実性が検証される。
したがって本発明によれば、情報がプログラムされさ
らにプログラムされた情報が検査されて、何人も不正な
変更を加えることができなくなる。従来の技術では、情
報がプログラムされても正しく検査されず、その結果記
憶された情報が正当であるかのように偽り続けることも
可能であった。すなわち、情報を読み出しにくくなり、
“1"の情報がやがて“0"の情報になってしまう。こうし
て記憶情報例えば銀行の預金残高を示す情報が不正に書
き替えられることになる。
本発明は、マトリックス状に配置された行線及び列線
を介してアクセス可能な浮遊ゲートトランジスタからな
るメモリセル型式で、上記メモリセルに記録すべき情報
を表わす電圧又は記録された情報を読出し制御する情報
を表わす電圧を上記行線及び列線に印加する手段を備え
た、電気的にプログラム可能な読出し専用メモリであっ
て、さらに、所定電位の検査電圧を上記行線及び列線に
印加する集積装置を備えることを特徴とするメモリを提
供せんとするものである。
本発明は、以下の添付図面を参照した説明によってよ
り明らかとなろう。
以下の添付図面において、同一参照番号は同一部材を
示す。以下の説明は本発明を例示するものであり、本発
明の範囲を何ら限定するものではない。
第１図（ａ）及び（ｂ）は、浮遊ゲートトランジスタ
のメモリセルの電気的動作特性図である。
第２図は、本発明によるメモリの構成を示す図であ
る。
第１図（ａ）は、第１図（ｂ）に示す浮遊ゲートトラ
ンジスタの動作特性図である。第１図（ａ）の縦軸はト
ランジスタ１の電流を、横軸は読出しゲート２と主端子
３との間に印加される電圧を表わす。第１図（ａ）に
は、２つのカーブが描かれている。第１のカーブは電圧
値VT0から、第２のカーブは電圧値VT1から電流が流れ始
めることを示している。第１のカーブは、プログラムさ
れていない浮遊ゲートトランジスタ（実際には“1"にプ
ログラムされている）に対応している。すなわち、浮遊
ゲート４には電荷がトラップされていない状態である。
トランジスタ１の電位障壁はVT0に等しいことになる。
その値がVTに等しい電圧パルス（破線で示す）がトラン
ジスタ１のゲート２に印加されると、トランジスタ１は
可能化し、ビット線５をグラウンドに短絡させる。一
方、図面で右側の第２のカーブは、浮遊ゲート４に電荷
がトラップされている状態のトランジスタ１に対応して
いる。この場合、電位障壁はVT0からVT1に移行し、“0"
がプログラムされる。さらにVTの値の選択パルスを受け
ても、トランジスタ１は不能化の状態を維持する。ビッ
ト線５とグラウンドとの短絡により電流が流れることは
ない。上記２つのカーブの中間において点線で示される
２つのカーブは、トランジスタ１が“0"にプログラムさ
れているがその浮遊ゲート４には少しづつ少ない電荷が
トラップされている場合に対応している。しかしなが
ら、トラップされた電荷はなお十分に大きく、トランジ
スタの電位障壁はメモリセルの通常読出しに使用される
選択電圧VTよりも大きくなる。これらのトランジスタに
より高い選択電圧、例えば電圧VT1が印加される場合、
それぞれI1及びI2の電流がトランジスタを通過してグラ
ウンドへ流れる。これらの電流量は、トランジスタの保
持能力の欠陥を示すものである。これらのトランジスタ
は正しくプログラム（電圧VTに対して）されるが、その
保持能力は低い。トラップされた電荷量がちょうど不十
分になるようにプログラム用電圧を正確に調整すること
は困難である。I1又はI2のような電流が流れてトランジ
スタの保持能力の欠陥を呈することがないように、電圧
VT1を検知して調整（例えば電圧を実質的に下げること
によって）することも困難である。一定時間の後、端子
を被覆するグラファイト層が除去されて、以前に“0"を
書き込むつもりだったアドレスで必然的に“1"を読み出
すことになる。
上記問題点を解決するために、本発明ではメモリ内で
検査電圧VT1を発生させる。読出し電圧VT及びプログラ
ミング電圧VPPメモリ内で発生させる。第２図は、電気
的にプログラム可能なメモリ６を示す。メモリ６は、浮
遊ゲート４を有するトランジスタ１からなるメモリセル
型式である。トランジスタ１は２つの主電極３及び８と
制御ゲート２を備えている。第１の主電極３はグラウン
ドに、第２の主電極８はビット線と呼称される線５に接
続されている。制御ゲート２は、ワード線と呼称される
もう１つの接続線９に接続されている。ビット線５及び
ワード線９は、縦横に配設されて、メモリセルを含むマ
トリックスを形成する。このメモリは、行デコーダ10及
び列デコーダ11を備えている。行及び列デコーダ10、11
は、メモリセルに情報が記憶されるべきことを表わす行
及び列電圧、または、セルに記憶された情報の読み出し
の制御を表わす行及び列電圧を印加する。例えばメモリ
セル７を読み出す場合、行デコーダ10の対応する出力電
流12はビット線５に流出する。列デコーダ11を用いて、
制御パルスがワード線９に送り込まれる。浮遊ゲート４
に電荷がトラップされているか否かに対応して、トラン
ジスタ１は可能化されるかあるいは不能化の状態を維持
する。ビット線５の一端に接続された電流センサ13は、
電流の変化及び変化の有無を検出する。
本発明の特長は、ゲート２に印加された電圧がデコー
ダ11によって出力されるものではなく、メモリ自体が本
来的に発生させるものであるということである。このた
め、メモリは発振回路を備えており、発振回路の出力の
１つは整流器に接続されている。しかしながら、メモリ
はシェンケル型の蓄積型高電圧増幅電圧発生回路14を備
えているのが好ましい。シェンケル型電圧発生回路は、
動作的には理想的な電圧倍率器に近い。シェンケル型電
圧発生回路は、ダイオード及びキャパシタをセル状に配
置してなり、その端子はクロックパルスVH及びVHによっ
てスイッチ切替えされる。上記電圧発生回路には、メモ
リの一般電源VCCから電力が供給される。こうして発生
したDC電圧は、デコーダ11が決定する選択命令に応じて
制御ゲート２に印加される。電圧発生回路14の出力17か
ら出力される電圧が偶発的に変動したりまたは意図的に
変動されることを防止するために、その電圧は、キャリ
ブレータ18によって校正される。従って、電圧発生回路
14の電源VCCの状態にかかわらず、一定に校正された電
圧を出力する。したがって、上記詐欺を試みる者がいか
にしてもメモリの出力電圧を変化させることはできなく
なる。こうして、プログラム用電圧VPP、プログラム検
査用電圧VT1又はメモリセルに記録された情報の読出し
用電圧VT等の電圧が発生する。プログラム用電圧V
PPは、外部から供給されるのが好ましい。不正行為によ
り上記プログラム用電圧VPPを変化させようとすれば、
アクセスが不可能な検査用電圧VT1を使用しなければな
らず、その試みが必ず明らかとなってしまうからであ
る。実用的見地に立てば、キャリブレータ18と並列にも
う１つのキャリブレータを接続して電圧VPPを発生させ
ることができる。この場合、キャリブレータ18の入力
は、接続端子17に接続され、電圧VPPを出力する。
キャリブレータ18の出力電圧は限定されている。キャ
リブレータ18は一定の数、例えば３つのトランジスタを
備え、そのトランジスタは各メモリセルに情報を記憶す
るトランジスタと同じ技術（FRAMOS）で製造されるのが
好ましい。図中では、トランジスタ41乃至43が上記３つ
のトランジスタに相当する。３つのトランジスタ41乃至
43は、浮遊ゲートが制御ゲートに短絡されているという
特徴を有する。トランジスタ41乃至43の各々の制御ゲー
トはそのドレインに接続されている。各トランジスタは
１つのダイオードを形成し、校正された電位降下VT0を
起こす。
縦続接続されたトランジスタ41乃至43には、ゲートが
ソース電極に接続され不能化限界までバイアスされたデ
プレッショントランジスタ44が電力を供給する。トラン
ジスタ１と同じ技術により製造され、その浮遊ゲートが
制御ゲートに短絡されたもう１つのトランジスタ45のゲ
ートは、トランジスタ44と縦続接続されたトランジスタ
41乃至43とを備えた回路の中央ノード46に接続されてい
る。したがって、トランジスタ45のゲートには校正され
た電圧が印加される。トランジスタ45は、電圧発生回路
14が出力する整流された信号を第１の主電極に受ける。
そして、トランジスタ45の第２の電極は、校正された電
圧信号VT1を出力する。実際に、出力電圧はソースとゲ
ートとの間の特性電圧降下だけ電圧降下したゲート印加
電圧に等しい。トランジスタ44はデプレッション状態に
あり、その導通閾値は零である。ゲート電圧がソース電
圧に等しい非デプレッショントランジスタは、不能化の
状態を維持する。第２図のデプレッショントランジスタ
には、×印が付されている。
上述のように、メモリセルは、書込み、読出し及び検
査の３つの役割をもつ。必ずしも必須条件ではないが、
本発明では２つの互いに異なる命令により上記役割を使
い分ける。第１の命令はVer（検査）であり、第２の命
令はRW（読出し及び書込み）である。従来の方法によれ
ば、メモリ内の書込み動作に対してVerは“1"であり、R
Wは“0"である。読出し動作に対してVerは“1"であり、
RWも“1"である。検査動作に対してVerは“0"であり、R
Wは“1"である。電圧VPP、VT、VT1と同様、命令Verはス
イッチ47内に導入される。スイッチ47は、縦続接続され
た２つのデプレッショントランジスタ48及び49を備えて
いる。トランジスタ48の第１の主電極は、電圧源V
T1（キャリブレータ18の出力端子19）に接続されてい
る。トランジスタ48の第２の主電極は、トランジスタ49
の第１の主電極と中央ノード50において接続されてい
る。トランジスタ49の第２の電極は、電圧源VPPに接続
されている。トランジスタ49のゲートは、命令Verを受
ける。命令Verがインバータ51を通過した後、トランジ
スタ48のゲートは上記命令Verを受ける。中央ノード50
に接続された接続線71は、デプレッショントランジスタ
52等を介してワード線９に接続されている。ゲートが主
端子の１つに接続されたデプレッショントランジスタ52
は抵抗として動作する。
選択すべきメモリセルのアドレスは、アドレスバス53
を介して転送され、それぞれデコーダ10及び11で解読さ
れる。選択された線に対して、デコーダ10は電源電圧を
出力する。デコーダ11の選択された出力端子58は、対応
する線を“0"の状態にする。デコーダ11の選択されない
出力は“1"の電位をとる。デコーダ11の各出力に対向し
て、電源電圧VCCとグラウンドとの間でトランジスタ54
及び55が縦続接続されている。トランジスタ54は、デプ
レッショントランジスタである。デコーダ11の出力58
は、トランジスタ55のゲートを制御する。２つのトラン
ジスタの中央ノード59は、トランジスタ54のゲート及び
デプレッショントランジスタ56の主電極に接続されてい
る。デプレッショントランジスタ56のもう１つの主電極
は、ワード線９に接続されている。トランジスタ56の制
御ゲートは、接続線57を介して読出し・書込み命令RWを
受ける。
選択されたメモリセルのアドレスが正しいか否かによ
って、メモリセルがいかに動作するかを上記３つの役割
毎に以下詳述する。第１の動作で、メモリセル７に書込
みをする（Verは“1"でRWは“0"）。デコーダ11の当該
出力端子58は、“0"の電位をとる。トランジスタ55は不
能化し、その結果トランジスタ54、55の中央ノード59の
電位はVCCとなる。RWが“0"であり、トランジスタ56は
不能化する。後述するように、トランジスタ56のもう１
方の端子に印加される電圧がその不能化限界電圧より大
きいので、トランジスタ56は不能化する。その結果、ワ
ード線９は接続線71と同電位をとる。抵抗として動作す
るトランジスタ52は、電圧降下を起こすことはない。ト
ランジスタ52の通過電流は、非常に小さくてトランジス
タ１のゲート２に必ず流れ込むからである。命令Verが
“1"であれば、トランジスタ49は短絡されトランジスタ
48は遮断される。そして、電圧VPPが接続線71に接続さ
れた中央ノード50に印加される。その結果、トランジス
タ１のゲート２には所望の電圧VPPが印加される。同時
に、デコーダ10の出力端子12には十分な電流パルスが送
信され、こうして選択されたトランジスタ１は出力端子
12におけるパルスに応じて“1"又は“0"にプログラムさ
れる。
選択されなかったトランジスタ１に対して、デコーダ
11の出力接続は“1"の状態を出力する。すなわち、トラ
ンジスタ55は短絡され、トランジスタ54と55との間の中
央ノード59は“0"の電位をとる。接続線57がとり得る命
令RWは“0"であり、トランジスタ56はデプレッショント
ランジスタなので、２つのトランジスタはいずれにして
も不能化される。この結果、接続線71がとり得る電圧V
PPは、デプレッショントランジスタ52が形成する抵抗に
印加される。トランジスタ52は第２の主電極を介してグ
ラウンドに接続され、その他のワード線はプログラム用
電圧VPPの電位をとらない。
読出し動作の場合、命令Ver及びRWは“1"とする。単
純な読出し動作なので、上記ROMの内容を読み出す端子
は、上述のプログラム用電圧VPPに代えて読出し電圧（V
T）を印加するようになされた接続を有する。
命令Verが前述の場合と同一であるため、接続線71に
はこの新たな読出し電圧（VT）が印加される。選択され
たメモリセル７に対応する出力58は“0"の電位をとる。
したがって、中央ノード59の電位はVCCとなる。デプレ
ッショントランジスタ56は、そのゲートに“1"の命令RW
（すなわちVCC）を受け、第１の主電極には中央ノード5
9からの電圧VCCが、もう１つの主電極にはデプレッショ
ントランジスタ52を介して接続線71からの電圧VTが印加
される。VTとVCCが異なれば、トランジスタ56の面積を
計算して、電圧Ｖがトランジスタ１のゲート２に印加さ
れるようにする抵抗値を有するようにする。トランジス
タ56の役割は、非常に高い書込み、読出し又は検査電圧
と通常のメモリ電源電圧VCC（通常約5V）との間にいわ
ゆるパスが形成されるのを防止することである。そこ
で、上記書込み、読出し及び検査電圧を伝導限界に設定
している。
上記読出し電圧によって、浮遊ゲート４にトラップさ
れた電荷状態が読み出される。次に、電流発生回路がビ
ット線５に電流を流す。センサ13は、トランジスタ１の
可能化に伴う電流降下を検出する。センサ13が収集した
情報は、データバス60に合流する。デコーダ11が選択し
なかったワード線については、トランジスタ54と55との
間の中央ノード59の電位は接地電位と等しくなる。トラ
ンジスタ56は導通状態となり、ゲートの１つに命令RWを
受ける。選択されなかったワード線は、接地電位と等し
くなる。選択されなかったワード線に接続されたメモリ
セルのトランジスタには充電されない。
検査動作をするには、命令Verは“0"の状態を、命令R
Wは“1"の状態をとる必要がある。上記２つの命令を受
けるANDゲート61は、接続線57に“0"状態の電圧を出力
する。前述とは命令Verの値が異なるため、スイッチ47
が切り替わる。こうして、接続線51に接続された中央ノ
ード50には、電圧VT1が印加される。VT1とVPPを置換す
れば、書込み動作と同様の動作が繰り返される。メモリ
セル７が電荷をトラップすることなくプログラムされた
場合、センサ13の電流は当然に変化する。一方トランジ
スタ１が電荷をトラップしてプログラムされた場合、電
圧VT1を印加してもセンサ13の電流は変化しない。セン
サ13の電流が変化するとすれば、それは不十分な電荷量
しかトラップされなかったことになる。こうして読み出
した情報はメモリを引き続き使用することを防止するた
めWAIT情報としても使用される。
フロントページの続き (56)参考文献 特開 昭52−101934（ＪＰ，Ａ) 特開 昭58−9286（ＪＰ，Ａ) 特開 昭59−186200（ＪＰ，Ａ) 特開 昭55−153200（ＪＰ，Ａ) 特開 昭56−51090（ＪＰ，Ａ)

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】フローティングゲート（４）を有してお
    り、行線（５）及び列線（９）を有するマトリックス型
    を介してアクセス可能なフローティングゲートトランジ
    スタ（１）からなるメモリセル（７）型式の電気的にプ
    ログラム可能な読出し専用メモリであって、 上記メモリセルに記録すべき情報を表わす電圧又は記録
    された情報を読出すための制御電圧を上記行線及び上記
    列線に印加する電圧印加手段（10、11）と、 上記フローティングゲートトランジスタに固有な所定電
    位の検査電圧（VT1）を、上記メモリセルに接続された
    上記行線及び列線に印加する検証手段（14、18、47）と
    を備えており、 上記検証手段は、電源電圧を昇圧する昇圧手段（14）
    と、該昇圧手段（14）の出力電圧を受けて降圧して校正
    した上記検査電圧（VT1）を出力する校正手段（18）と
    具備していることを特徴とするメモリ。
  2. 【請求項２】上記電圧印加手段（10、11）は、行デコー
    ダ（10）の出力（12）、電流センサ（13）及び上記フロ
    ーティングゲートトランジスタの主電極端子（８）に接
    続されたビット線と呼称される行線（５）と、列デコー
    ダ（11）の出力（58）、上記フローティングゲートトラ
    ンジスタの制御ゲート（２）及び読出し・書込み電圧を
    印加する抵抗回路（52）に接続されたワード線と呼称さ
    れる列線（９）とを備えることを特徴とする請求の範囲
    第１項に記載のメモリ。
  3. 【請求項３】上記昇圧手段（14）は、同一方向に直列接
    続された複数のダイオードと、ダイオード間の接続点に
    各々接続されてクロックパルスを受けるキャパシタとを
    備える形式の増幅電圧発生回路を備えることを特徴とす
    る請求の範囲第１項または第２項のいずれか１項に記載
    のメモリ。
  4. 【請求項４】上記校正手段（18）は、メモリセルのトラ
    ンジスタと同じ技術で製造されるトランジスタ（45）を
    有し、該トランジスタの第１の主電極は上記昇圧手段
    （14）の出力電圧を受け、上記トランジスタの制御ゲー
    トには校正された出力電圧を受け、上記トランジスタの
    第２の主電極を介して校正された所望の検査電圧
    （VT1）を出力することを特徴とする請求の範囲第１項
    乃至第３項のいずれか１項に記載のメモリ。
  5. 【請求項５】上記校正手段（18）は、メモリセルのトラ
    ンジスタと同じ技術によって製造され縦続接続された複
    数のトランジスタ（41〜44）を備え、該トランジスタを
    介して飽和電流が流れることを特徴とする請求の範囲第
    ４項記載のメモリ。
  6. 【請求項６】上記印加電圧のスイッチ手段（47）をさら
    に備えることを特徴とする請求の範囲第１項乃至第５項
    のいずれか１項に記載のメモリ。
  7. 【請求項７】互いに異なる電圧（VT1、VT、VPP）を印加
    する手段（47、61）をさらに備えることを特徴とする請
    求の範囲第１項乃至第６項のいずれか１項に記載のメモ
    リ。
  8. 【請求項８】上記ワード線（９）は、上記抵抗回路（5
    2）によって印加された電流を取り出すために、メモリ
    セルの列アドレスと可能化命令（RW、Ver）とを受ける
    可能化回路（54〜59）を介して、列デコーダ（11）の出
    力（58）に接続されることを特徴とする請求の範囲第２
    項に記載のメモリ。
JP61501947A 1985-04-12 1986-04-04 電気的にプログラム可能な読出し専用メモリ Expired - Lifetime JP2646207B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8505563A FR2580421A1 (fr) 1985-04-12 1985-04-12 Memoire morte programmable electriquement
FR85/05563 1985-04-12

Publications (2)

Publication Number Publication Date
JPS63501106A JPS63501106A (ja) 1988-04-21
JP2646207B2 true JP2646207B2 (ja) 1997-08-27

Family

ID=9318193

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61501947A Expired - Lifetime JP2646207B2 (ja) 1985-04-12 1986-04-04 電気的にプログラム可能な読出し専用メモリ

Country Status (5)

Country Link
US (1) US4837742A (ja)
EP (1) EP0217846B1 (ja)
JP (1) JP2646207B2 (ja)
FR (1) FR2580421A1 (ja)
WO (1) WO1986006205A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE58906003D1 (de) * 1988-07-20 1993-12-02 Siemens Ag Verfahren zum Schutz von Schaltungsanordnungen mit als Zähler eingesetztem elektrisch programmierbarem nichtflüchtigem Speicher vor grenzwertiger, nicht eindeutiger Programmierung dieses Speichers und Schaltungsanordnung zur Durchführung des Verfahrens.
US5497462A (en) * 1988-07-20 1996-03-05 Siemens Aktiengesellschaft Method and circuit for protecting circuit configurations having an electrically programmable non-volatile memory
JPH03144879A (ja) * 1989-10-31 1991-06-20 Mitsubishi Electric Corp 携帯型半導体記憶装置
FR2659166A1 (fr) * 1990-03-05 1991-09-06 Sgs Thomson Microelectronics Circuit memoire avec element de memorisation de selection de lignes de mot pour un effacement d'un bloc d'informations.
FR2663773A1 (fr) * 1990-06-21 1991-12-27 Sgs Thomson Microelectronic Sa Dispositif a pompes de charges a phases imbriquees.
DK0624880T3 (da) * 1993-05-10 1999-06-21 Siemens Ag Fremgangsmåde og kredsløb til nedtælling af værdien af et debitkort

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52101934A (en) * 1976-02-23 1977-08-26 Toshiba Corp Reloadable read-only semiconductor storage device
US4253059A (en) * 1979-05-14 1981-02-24 Fairchild Camera & Instrument Corp. EPROM Reliability test circuit
JPS6035758B2 (ja) * 1979-10-03 1985-08-16 株式会社東芝 不揮発性半導体メモリ
US4460982A (en) * 1982-05-20 1984-07-17 Intel Corporation Intelligent electrically programmable and electrically erasable ROM
US4481566A (en) * 1983-04-04 1984-11-06 International Business Machines Corporation On chip charge trap compensated high voltage converter
JPS6013398A (ja) * 1983-07-04 1985-01-23 Hitachi Ltd 半導体多値記憶装置
JPS6025269A (ja) * 1983-07-21 1985-02-08 Hitachi Ltd 半導体記憶素子
US4727515A (en) * 1983-12-14 1988-02-23 General Electric Co. High density programmable memory array
US4672580A (en) * 1985-04-30 1987-06-09 Advanced Micro Devices, Inc. Memory cell providing simultaneous non-destructive access to volatile and non-volatile data
US4597060A (en) * 1985-05-01 1986-06-24 Texas Instruments Incorporated EPROM array and method for fabricating

Also Published As

Publication number Publication date
US4837742A (en) 1989-06-06
EP0217846A1 (fr) 1987-04-15
WO1986006205A1 (fr) 1986-10-23
FR2580421A1 (fr) 1986-10-17
EP0217846B1 (fr) 1991-07-24
JPS63501106A (ja) 1988-04-21

Similar Documents

Publication Publication Date Title
JP3346274B2 (ja) 不揮発性半導体記憶装置
EP0753859B1 (en) Method for setting the threshold voltage of a reference memory cell
US7372742B2 (en) Memory block erasing in a flash memory device
KR0184093B1 (ko) 불휘발성 반도체 기억장치와 그 소거방법
US7230855B2 (en) Erase verify for non-volatile memory using bitline/reference current-to-voltage converters
US7661041B2 (en) Test circuit and method for multilevel cell flash memory
US7362610B1 (en) Programming method for non-volatile memory and non-volatile memory-based programmable logic device
JP4579493B2 (ja) 不揮発性半導体記憶装置及びデータ読出し方法
US6563752B2 (en) Qualification test method and circuit for a non-volatile memory
KR980005031A (ko) 비휘발성 반도체 메모리에서 프로그램된 메모리 셀의 임께 전압이 협소 분포를 갖도록 하는 프로그래밍 방법
EP0241327B1 (en) Sense amplifier for programmable read only memory
KR960002363A (ko) 아날로그 양의 기억 방법 및 독출 방법 및 반도체 기억 장치
KR960005354B1 (ko) 어드레스 천이 검출 회로를 구비한 비휘발성 반도체 메모리
US7120060B2 (en) Memory device with non-volatile reference memory cell trimming capabilities
JP2646207B2 (ja) 電気的にプログラム可能な読出し専用メモリ
KR100928735B1 (ko) 메모리 디바이스에서 소프트 프로그램 검증을 위한 방법및 장치
US6108263A (en) Memory system, method for verifying data stored in a memory system after a write cycle and method for writing to a memory system
US5491662A (en) Microcontroller memory cell current reading method
US20060034126A1 (en) Preconditioning of defective and redundant columns in a memory device
US7751251B2 (en) Current sensing scheme for non-volatile memory
RU2189083C2 (ru) Способ и устройство для автоматического определения необходимого высокого напряжения для программирования/стирания электрически стираемого программируемого полупроводникового постоянного запоминающего устройства
US5926416A (en) Electrically programmable non-volatile memory cells device for a reduced number of programming cycles
WO1996021229A1 (en) Non-volatile memory device for fault tolerant data
JP3476479B2 (ja) 半導体記憶装置
JPH10283787A (ja) 不揮発性半導体記憶装置の閾値制御装置

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term