JP2630251B2

JP2630251B2 - 集積化磁気抵抗センサ

Info

Publication number: JP2630251B2
Application number: JP6086647A
Authority: JP
Inventors: 貴代美石下; 秀人今野
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1994-04-25
Filing date: 1994-04-25
Publication date: 1997-07-16
Anticipated expiration: 2012-07-16
Also published as: JPH07297463A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は回転検出や位置検出等に
用いられる強磁性体磁気抵抗素子と波形整形処理回路と
を同一チップ上に集積化した磁気抵抗センサに関する。

【０００２】

【従来の技術】一般に磁気抵抗センサは、給湯器の流水
量メータや、自動車のスピードメータ等において、磁界
の変化を検出して回転検出に利用される他、スイッチン
グ動作させて、ロボットに内蔵されたシリンダの位置検
出にも利用されている。

【０００３】図３は、従来の集積化磁気抵抗センサの一
例を示す等価回路図である。図において、従来の集積化
磁気抵抗センサは、４個の抵抗体１１〜１４がブリッジ
回路接続されている磁気抵抗素子部１と、その出力につ
いて波形整形を行う波形整形処理部２とを含んで構成さ
れている。磁気抵抗素子部１は、図３に示されているよ
うに、多数の磁気抵抗効果素子がアレイ状に整列されて
なり、各磁気抵抗効果素子はＮｉ−Ｆｅ合金からなる強
磁性体薄膜で形成されている。各抵抗１１〜１４のパタ
ーン折り返し部（斜線部分）にはＡｕ膜やＡｌ膜などの
導体膜を形成されている。これは、抵抗体１２の導体膜
間隔ｄの分だけ他の抵抗体１１，１３，１４に比して長
くなっており、磁界が作用していないときの端子１８の
電位が端子１７の電位より高くなるようにして初期レベ
ルが固定されるようにするためである。

【０００４】また、磁界の方向を検出するために、４個
の磁気抵抗効果素子はその隣接する素子どうしの最大検
出方向が互いに異なるように配置されている。つまり、
矢印Ａ方向の磁界が与えられると、抵抗体１１及び１４
の抵抗値は最大となり、抵抗体１２及び１３の抵抗値は
最小となる。一方、矢印Ｂ方向の磁界が与えられると抵
抗体１２及び１３の抵抗値は最大となり、抵抗体１１及
び１４の抵抗値は最小となる。一般に、抵抗値が最大と
なる磁界の方向を磁化容易軸方向といい、抵抗値が最小
となる磁界の方向を磁化困難軸方向という。なお、抵抗
体１１〜１４はそれぞれ１０ＫΩ以上の電気抵抗値を有
している。

【０００５】磁気抵抗素子部１は、端子１５に電源電圧
Ｖｃｃ端子１６にグランドレベルが各々接続され、かつ
端子１８にコンパレータのプラス入力端子（非反転入力
端子）、端子１７にコンパレータのマイナス入力端子が
各々接続される。ここで、端子１５と電源端子３１とが
接続され、端子１６とグランド端子３３とが接続されて
いる。また、端子１８と波形整形処理部２内のコンパレ
ータ２１のプラス入力端子（＋）とが接続され、端子１
７と同コンパレータ２１のマイナス入力端子（−）とが
接続されている。

【０００６】波形整形処理回路部２内のコンパレータ２
１は、プラス入力端子に入力される電圧値とマイナス入
力端子に入力される電圧値との電位差を求める処理を行
うものである。このコンパレータ２１には２つのスレッ
ショルドレベルが設けられており、電位差のレベルが第
１のスレッショルドレベルを越えると、コンパレータ２
１は出力端子３２にローレベルの信号を出力する。ま
た、電位差のレベルが第２のスレッショルドレベルより
低下すると、コンパレータ２１はハイレベルの信号を出
力する。すなわち、コンパレータ２１はヒステリシスコ
ンパレータとして動作する。２つのスレッショルドレベ
ルの電位差は、帰還抵抗２２により決定される。

【０００７】帰還抵抗２２は通常、コンパレータ２１の
出力を正帰還するように接続されるが、本例ではコンパ
レータ２１のプラス入力端子と端子３４との間に接続さ
れている。これは、電池を電源とした場合において消費
電力を低減する必要性から本センサを間欠動作させる際
に、端子３４を使用するためである。すなわち、前回の
出力レベルを一旦図示せぬ外部メモリに記憶させてお
き、その記憶させたレベルに応じて端子３４に与える帰
還量を変化させて前回の動作の続きを行わせるためであ
る。図示せぬ外部メモリのアクセスは図示せぬＣＰＵに
より行われる。間欠動作Ｘせずに連続動作させる場合
は、コンパレータ２１の出力をそのプラス入力端子に帰
還させればよい。なお、抵抗２２は１ＭΩ以上である。

【０００８】コンパレータ２１の出力側には、ＮＰＮ型
のトランジスタ２３が設けられており、そのオープンコ
レクタが出力端子３２となっている。

【０００９】次に、従来の磁気抵抗素子部の構造につい
て図面を参照して説明する。図５は従来の磁気抵抗素子
部の上面図であり、図６は図５中の点線部ｙ部の断面図
である。図において、接続パッド部４には、図５中の端
子１５に与えられる電源電圧が印加されるものである。

【００１０】図６に示されるように、磁気抵抗素子部は
以下の説明する構造になっている。Ｓｉ基板３に拡散層
２ａ，ｐ層２ｂ，ｎ層２ｃ，Ａｌ電極配線層２ｄなどか
ら構成されるバイポーラ型またはＭＯＳ型の波形整形処
理回路部２の一部が形成され、この波形整形処理回路部
２上には接続パッド部４を除く部分にＳｉ−Ｎからなる
絶縁膜５が形成されている。この波形整形処理回路２上
の絶縁膜５上には、数１０〜１５０程度の、Ｃｒまた
はＴｉからなる導体下地薄膜１ａ，３００〜６００程
度の、Ｎｉ−Ｆｅ合金またはＮｉ−Ｆｅ−Ｃｏ合金から
なる強磁性体薄膜１ｂ，１〜１．５μｍ程度の、Ａｕか
らなる導体層１ｃで構成される磁気抵抗素子部１が形成
されている。この磁気抵抗素子部１には接続パッド部４
を除く部分にＳｉＯ2からなる保護膜６が形成されてい
る。

【００１１】次に、上記構成からなる従来の集積化磁気
センサの動作について説明する。

【００１２】図５において、各抵抗体１１〜１４の抵抗
値をそれぞれＲ１〜Ｒ４とするとき、Ｂ方向と磁界方向
とのなす角をθとすると、飽和磁界以上の回転磁界中の
抵抗値変化は、Ｒ１（θ）＝Ｒ１ｍｉｎ｛ｓｉｎθ×ｓｉｎθ｝＋Ｒ１ｍａｘ｛ｃｏｓθ×ｃｏｓθ｝Ｒ２（θ）＝Ｒ２ｍｉｎ｛ｓｉｎ（π／２−θ）×ｓｉｎ（π／２−θ）｝＋Ｒ２ｍａｘ｛ｃｏｓ（π／２−θ）×ｃｏｓ（π／２−θ）｝Ｒ３（θ）＝Ｒ３ｍｉｎ｛ｓｉｎ（π／２−θ）×ｓｉｎ（π／２−θ）｝＋Ｒ３ｍａｘ｛ｃｏｓ（π／２−θ）×ｃｏｓ（π／２−θ）｝Ｒ４（θ）＝Ｒ４ｍｉｎ｛ｓｉｎθ×ｓｉｎθ｝＋Ｒ４ｍａｘ｛ｃｏｓθ×ｃｏｓθ｝で表される。ここで、Ｒｎｍａｘ（ｎ＝１〜４）は設計
抵抗値、Ｒｎｍｉｎ（ｎ＝１〜４）は困難軸方向に磁化
されたときの抵抗体１１から１４の抵抗値である。

【００１３】一方、コンパレータ２１のマイナス（−）
端子とプラス（＋）端子からの出力電圧ＶＩＮ１、ＶＩ
Ｎ２は、ＶＩＮ１＝Ｖｃｃ×Ｒ３／（Ｒ１＋Ｒ３）ＶＩＮ２＝Ｖｃｃ×Ｒ４／（Ｒ２＋Ｒ４）で表される。ここでＶｃｃは、電源端子３１とＧＮＤ端
子１６間の電源電圧である。

【００１４】波形整形処理部２の出力端子３２からの出
力レベルは、マイナス（−）端子とプラス（＋）端子間
の電位差ＶＩＮ（＝ＶＩＮ２−ＶＩＮ１）が、コンパレ
ータ２１に設けられているオフセット電圧ＶＩＯとヒス
テリシス幅ＶＨＹＳとの和（第１のスレッショルドレベ
ル）を越えるとハイレベルからローレベルとなり、ＶＩ
Ｏ（第２のスレッショルドレベル）を切るとローレベル
からハイレベルとなる。

【００１５】いま、Ｒｎｍａｘ（ｎ＝１〜４）＝Ｒ０
とし、磁界印加による最大変化量をΔＲとすると、ＶＩ
Ｎの最大変化量ΔＶは、 ΔＶ＝｜ＶＩＮ（θ＝０）−ＶＩＮ（θ＝π／２）｜ ≒ＶＣＣ×ΔＲ／Ｒ０となる。ただし、上記の式（１）は近似的に成立する。

【００１６】図５に示される磁気抵抗素子部１では、４
個の磁気抵抗効果素子１１から１４のうち、磁界が与え
られていないときの抵抗値が、他の素子１１，１３及び
１４に磁界が与えられといないときの抵抗値と異なるよ
うに形成されている。これは、抵抗体１２の抵抗値を他
の３つの抵抗体１１，１３，１４より小さく調整してブ
リッジ回路のバランスを崩すことで初期オフセット電圧
ＶＯＳを設けるためである。このようにして、初期出力
レベルをハイレベルに固定している。

【００１７】ここで、初期オフセット電圧ＶＯＳは、ＶＩＯ＋ＶＨＹＳ＜ＶＯＳ＜（１／２）×ΔＶである。なお、ＶＩＯは０±１０ｍＶ程度、ＶＨＹＳは
７〜３５ｍＶ程度である。

【００１８】

【発明が解決しようとする課題】従来の集積化磁気抵抗
センサでは、磁気抵抗素子部の各抵抗体の抵抗値を、強
磁性体薄膜パターンの折り返し部の上層にＡｕ膜または
Ａｌ膜などの導体膜を形成することにより設定し、この
導体膜をウェットエッチングで形成しているため、各抵
抗体の抵抗値の精度が低いという問題がある。また、ド
ライエッチングを用いた場合でも、強磁性体薄膜の膜厚
が薄いため、強磁性体薄膜パターンを損傷する恐れがあ
る。

【００１９】また、磁気抵抗素子部の各抵抗体の抵抗値
が強磁性体薄膜パターンのみで形成されている場合に
は、折り返し部の磁化容易軸方向が他のパターン部の磁
化容易軸方向と異なるため、磁気特性を低下させるとい
う課題がある。

【００２０】本発明の目的は、かかる問題に鑑みて、高
い精度をもち、磁気特性の低下しない磁気抵抗体からな
る磁気抵抗センサを提供することにある。

【００２１】

【課題を解決するための手段】上述の欠点を解決するた
めに、基板上に形成された強磁性体薄膜からなる磁気抵
抗体を備え、磁気抵抗体に外部から磁界が与えられると
電圧を出力する磁気抵抗センサにおいて、磁気抵抗体
は、近接して平行に形成された複数本の線状パターン
と、隣接する線状パターン間どうしを先端部で互い違い
に接続する接続線パターンから構成されるようにしてい
る。

【００２２】そして、接続線パターンの線状パターン長
方向の長さが、線状パターン幅方向の長さ以上であるこ
とを大きいことを特徴としている。

【００２３】また、磁気抵抗体は近接して平行に形成さ
れた複数本の線状パターンと、線状パターンと隣接する
線状パターン間どうしを先端部で互い違いに接続する接
続線パターンを含み、接続線の線状パターンの幅方向の
長さが、線状パターン長方向の長さよりも大きいことを
特徴としている。

【００２４】本発明はまた、磁気抵抗体を少なくとも４
つ備え、少なくとも４つの接続点でブリッジ状に接続さ
れ、対向する各接続点より出力を取出す磁気抵抗素子部
が構成され、磁気抵抗素子部の接続点のうちコンパレー
タの＋非反転端子の電位より高く設定されているしきい
値レベルをもつ波形整形処理回路を有し、磁気抵抗素子
部と波形整形処理部が同一チップ状に集積化され、磁界
が与えられると磁気抵抗素子部が電圧を出力し、波形整
形処理回路部がこの電圧レベルに応じて、電気信号を出
力することを特徴としている。

【００２５】さらに、磁気抵抗体のうち、少なくとも一
つは他の磁気抵抗体と異なる抵抗値を有していることを
特徴としている。

【００２６】また、磁気抵抗体は磁気抵抗体を形成する
線状パターンが、隣接する磁気抵抗体間で互いに垂直な
方向になるように配置されていることを特徴としてい
る。

【００２７】

【作用】従来の磁気抵抗センサは、所望の抵抗値を得る
ために、またパターン折り返し部の磁気特性への影響を
排除するために、強磁性体薄膜の一部にさらにＡｕ膜な
どの導体膜を被膜している。このため、導体膜の被膜状
態により抵抗値がばらついて高い精度が得られない。

【００２８】これに対して、本発明の磁気抵抗センサは
強磁性体薄膜が形成された領域の一部のみに新たな膜を
被膜せず、全領域内で同一の膜構成としているでの、従
来のようなバラツキは生じ得ない。磁気抵抗体を構成す
る線状パターンの各隣接する線状パターン間を先端部で
互い違いに接続する接続部パターンを、線状パターンの
幅及び間隔に比べて一定以上とすることにより、折り返
し部での磁気特性への影響を排除することができる。ま
た、抵抗値の設定も強磁性体薄膜の折り返し部のパター
ン幅のみを変えることにより行っており、パターン幅は
製造上、高精度で再現できるので、磁気抵抗値も精度良
く設定することができる。

【００２９】

【実施例】次に、本発明について図面を参照して説明す
る。

【００３０】図１は、本発明による集積化磁気抵抗セン
サにおける磁気抵抗素子部の形状を示す平面図であり、
図５と同等部分は同一符号により示されている。

【００３１】図１において各抵抗体１１〜１４と隣接パ
ターン１０は強磁性体薄膜で形成されている。各抵抗体
は、平行に近接して配置された線状パターン３５と隣接
するこれらの線状パターンの先端部を互い違いに接続す
る接続部パターン３６から構成されている。

【００３２】隣接パターン１０の幅は各抵抗体１１〜１
４の線状パターン３５のパターン幅以上で、隣接パター
ン１０と各抵抗体１１〜１４の間隔は、各抵抗体１１〜
１４のパターン間隔と等しくなっている。各抵抗体１１
〜１４のパターン折り返し部は、パターン幅方向の長さ
ａとパターン長方向の長さｂがａ≦ｂとなるように設定
する。

【００３３】抵抗体１２のパターン長は、間隔ｄの分だ
け他の抵抗体１１，１３，１４に比して短く設定して、
磁界が作用していないときの端子１８の電位が端子１７
の電位より高くなるようにしてある。４つの磁気抵抗体
１１〜１４は、ブリッジ構成となっている。これら４つ
の磁気抵抗体１１〜１４を備える磁気抵抗素子部１０の
電源端子１５が図１に示されるように電源端子３１に接
続され、ＧＮＤ端子１６がＧＮＤ端子３３に接続されて
いる。

【００３４】磁気抵抗素子部１の出力端子１７がコンパ
レータ２１のマイナス（−）端子に接続され、出力端子
１８がコンパレータ２１のプラス（＋）端子に接続され
ている。波形整形処理回路部２のコンパレータ２１は、
マイナス（−）端子とプラス（＋）端子とに入力される
信号の波形整形処理をするものである。すなわち、コン
パレータ２１は、マイナス（−）端子とプラス（＋）端
子とに入力される電圧の電位差を求める処理をする。そ
して、コンパレータ２１には２つのスレッショルドレベ
ルが設けられており、電位差のレベルが第一のスレッシ
ョルドレベルを越えると、コンパレータ２１は出力端子
３２にローレベルの信号を出力する。

【００３５】また、電位差のレベルが第２のスレッショ
ルドレベルを切ると、コンパレータ２１はハイレベルの
信号を出力する。なお、コンパレータ２１のプラス
（＋）端子と前回出力レベルをメモリするためのＨｉｎ
端子３４との間には、１ＭΩ以上のフィードバック用の
抵抗２２が取り付けられている。また、コンパレータ２
１にはｎｐｎトランジスタ２３が取り付けられており、
オープンコレクタが出力端子３２となっている。

【００３６】図１の磁気抵抗素子部の構造について図面
を参照して説明する。

【００３７】図２は、図１中の点線部ｙ部の断面図であ
り、図５と同等部分は同一符号により示されている。図
２において、Ｓｉ基板３に拡散層２ａ，ｐ層２ｂ，ｎ層
２ｃ，Ａｌ電極配線層２ｄなどから構成されるバイポー
ラ型またはＭＯＳ型の波形整形処理回路部２の一部が形
成され、この波形整形処理回路部２上には接続パッド部
４を除く部分にＳｉ−Ｎからなる絶縁膜５が形成されて
いる。この波形整形処理回路２上の絶縁膜５上には、数
１０〜１５０程度の、ＣｒまたはＴｉからなる導体下
地薄膜１ａ、３００〜６００程度の、Ｎｉ−Ｆｅ合金ま
たはＮｉ−Ｆｅ−Ｃｏ合金からなる強磁性体薄膜１ｂで
構成される磁気抵抗素子部１が形成されている。この磁
気抵抗素子部１には各抵抗体１１〜１４を除く部分に１
〜１．５μｍ程度のＡｕからなる導体膜１ｃが、接続パ
ッド部４を除く部分に０．５〜２．０μｍ程度のＳｉＯ
２からなる保護膜６が形成されている。

【００３８】次に、本実施例の機能について説明する。

【００３９】図１において、各抵抗体１１〜１４の最外
側のパターン幅は、他のパターン幅より細くなる傾向に
ある。隣接パターン１５は各抵抗体１１〜１４の最外側
のパターン幅の細りを他のパターン幅の細りと同程度に
し、磁気抵抗変化率△Ｒ／Ｒを向上させる。なお、磁気
抵抗変化率は、線状パターン３５における隣接パターン
と抵抗値の間隔に反比例し、隣接パターン幅が０〜１０
０μｍの範囲内では隣接パターン幅に比例する。各抵抗
体１１〜１４の磁化容易軸方向は、形状磁気異方性によ
る効果が大きいため、パターン長方向になる。

【００４０】図４は、各抵抗体１１〜１４の折り返し部
のパターン幅方向の長さａに対するパターン長方向の長
さｂの比率を変化させたときの、抵抗体の抵抗値への影
響を測定した結果を示すグラフである。図中、Ｒｍは抵
抗体の実際の測定値を示し、Ｒｄは設計値を示す。設計
値に対する測定値と設計値の差の割合により、上記影響
が評価されている。図から明らかなように、ｂ／ａが小
さくなるに従って折り返し部の磁気特性の影響は大きく
なる。概ね、ｂ／ａが１、すなわち両幅がほぼ等しいと
折り返し部による磁気特性の影響を十分低減させること
ができる。

【００４１】従って、各抵抗体１１〜１４の折り返し部
のパターン幅方向の長さａとパターン長方向の長さｂを
ａ＝ｂとなるように設定すれば、接続部パターン３６か
らなる折り返し部の形状磁気異方性はほぼ無視できるた
め、折り返し部が各抵抗体１１〜１４の磁化容易軸方向
に及ぼす影響はほとんどなくなる。これに対して、ａ＜
ｂにすると、形状異方性により折り返し部の磁化容易軸
方向は、各抵抗体１１〜１４の折り返し部以外と同一方
向となる。逆に、磁気抵抗変化率はパターン幅に比例す
るので、ａ＜ｂの程度に応じて各抵抗体１１〜１４の磁
気抵抗変化率を向上させることができる。

【００４２】

【発明の効果】以上説明したように、本発明の集積化磁
気抵抗センサは、折り返し部のパターン幅方向の長さを
パターン長方向の長さ以上としているため、磁気特性を
低下させることなく、各抵抗体の抵抗値の精度を向上さ
せ、しかも容易に製造することができるようになる。各
抵抗値の高精度化によりオフセット電圧の高精度化が図
られ、これにより、集積化磁気抵抗センサの電気的性能
であるデューティ比、オン磁界強度の高精度化等の効果
が得られるようになる。

【図面の簡単な説明】

【図１】本発明の集積化磁気センサにおける磁気抵抗素
子部の形状の一実施例を示す平面図

【図２】図１の点線部ｙの構造を示す断面図

【図３】集積化磁気抵抗センサの構成を示す等価回路図

【図４】各抵抗体１１〜１４の折り返し部のパターン幅
方向の長さａに対するパターン長方向の長さｂの比率を
変化させたときの、抵抗体の抵抗値への影響を測定した
結果を示す図

【図５】従来の集積化磁気センサにおける磁気抵抗素子
部の形状の一例を示す平面図

【図６】図５の点線部ｙの構造を示す断面図

【符号の説明】

１・・・磁気抵抗素子部１ａ・・・導体下地層膜１ｂ・・・強磁性体薄膜１ｃ・・・導体２・・・波形整形処理回路部２ａ・・・拡散層２ｂ・・・ｐ層２ｃ・・・ｎ層２ｄ・・・Ａｌ電極配線層３・・・Ｓｉ基板４・・・接続パッド部５・・・絶縁膜６・・・保護膜１１〜１４・・・磁気抵抗体１５〜１８・・・端子２１・・・コンパレータ２２・・・帰還抵抗２３・・・ｎｐｎトランジスタ３１・・・電源端子３２・・・出力端子３３・・・ＧＮＤ端子３４・・・帰還端子３５・・・線状パターン３６・・・接続部パターン

Claims

(57)【特許請求の範囲】

【請求項１】基板上に形成された強磁性体薄膜からな
る磁気抵抗体を備え、前記磁気抵抗体に外部から磁界が
与えられると電圧を出力する磁気抵抗センサにおいて、前記磁気抵抗体は、近接して平行に形成された複数本の
線状パターンと、隣接する前記線状パターン間どうしを
先端部で互い違いに接続する接続線パターンを含み、前記接続線パターンの前記線状パターン長方向の長さ
が、前記線状パターン幅方向の長さ以上であることを特
徴とする磁気抵抗センサ。
【請求項２】前記磁気抵抗体を少なくとも４つ備え、少なくとも４つの接続点でブリッジ状に接続され、対向
する前記各接続点より出力を取出す磁気抵抗素子部が構
成され、前記磁気抵抗素子部の前記接続点のうちコンパレータの
非反転端子の電位より高く設定されているしきい値レベ
ルをもつ波形整形処理回路を有し、前記磁気抵抗素子部と前記波形整形処理部が同一チップ
状に集積化され、磁界が与えられると前記磁気抵抗素子
部が電圧を出力し、前記波形整形処理回路部がこの電圧レベルに応じて、電
気信号を出力することを特徴とする請求項１記載の磁気
抵抗センサ。
【請求項３】前記磁気抵抗体のうち、少なくとも一つ
は他の前記磁気抵抗体と異なる抵抗値を有していること
を特徴とする請求項２記載の磁気抵抗センサ。
【請求項４】前記磁気抵抗体は該磁気抵抗体を形成す
る前記線状パターンが、隣接する前記磁気抵抗体間で互
いに垂直な方向になるように配置されていることを特徴
とする請求項３記載の磁気抵抗センサ。
【請求項５】前記磁気抵抗素子部を構成する前記磁気
抵抗体の前記接続線パターンの幅が、前記磁気抵抗体間
で異なっていることを特徴とする請求項４記載の磁気抵
抗センサ。