JP2627331B2 - マイクロコンピュータの入出力回路 - Google Patents
マイクロコンピュータの入出力回路Info
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Description
【発明の詳細な説明】 （イ） 産業上の利用分野 本発明は、マイクロコンピュータの入出力回路に関す
る。
る。
（ロ） 従来の技術 マイクロコンピュータの入出力端子において、マイク
ロコンピュータが、リセット時にデータを読み込むこと
により内部の設定を行うため、常にＨレベル、或いはＬ
レベルに保持される端子がある。しかし、入出力端子数
は限られており、これらを効率よく用いるために、リセ
ット時に読み込んだデータを、マイクロコンピュータ内
部のRAMに記憶させた後は、読み込みに用いた端子を出
力端子として使用することが行われている。
ロコンピュータが、リセット時にデータを読み込むこと
により内部の設定を行うため、常にＨレベル、或いはＬ
レベルに保持される端子がある。しかし、入出力端子数
は限られており、これらを効率よく用いるために、リセ
ット時に読み込んだデータを、マイクロコンピュータ内
部のRAMに記憶させた後は、読み込みに用いた端子を出
力端子として使用することが行われている。
例えば、実開昭61−93073号公報（H04N5/44）には、
複数の映像信号が夫々入力される複数の映像入力端子を
備え、入力される複数の映像信号から１つの映像信号を
選択し、画像表示装置へ導出する切替回路と、該切替回
路を切替制御するマイクロコンピュータとを備えるテレ
ビジョン受像装置において、切替回路と、マイクロコン
ピュータの入出力ポートとの間に選択信号処理回路を介
挿し、電源投入時にのみ入出力ポートを入力ポートに設
定し、以後は、出力ポートとして使用する構成が示され
ている。
複数の映像信号が夫々入力される複数の映像入力端子を
備え、入力される複数の映像信号から１つの映像信号を
選択し、画像表示装置へ導出する切替回路と、該切替回
路を切替制御するマイクロコンピュータとを備えるテレ
ビジョン受像装置において、切替回路と、マイクロコン
ピュータの入出力ポートとの間に選択信号処理回路を介
挿し、電源投入時にのみ入出力ポートを入力ポートに設
定し、以後は、出力ポートとして使用する構成が示され
ている。
第３図は、上記従来技術を示す図であり、電源投入時
には、選択信号処理回路（61）は、マイクロコンピュー
タ（62）の入出力ポート（63）に対して、切替回路（6
4）の何れの映像入力端子（81）（82）（83）（84）（8
5）が使用されるか等に関するデータを供給する。該デ
ータは、スイッチ（71）（72）（73）（74）（75）の接
続、非接続により設定され、入出力ポート63には、接続
状態にある場合には、Ｌレベルが、非接続状態にある場
合には、Ｈレベルが供給される。マイクロコンピュータ
（62）は、供給されるデータをRAM（66）に記憶する。
上記動作が終了した後は、入出力ポート（63）は出力ポ
ートに設定される。画像表示装置（67）に供給される映
像信号を選択的に切替えるため、切替キー（68）を操作
すると、マイクロコンピュータ（62）は、RAM（66）に
記憶されているデータを参照することにより、切替回路
（64）が、映像信号の入力されていない映像入力端子
（83）（84）（85）を選択することなく、映像入力端子
（81）（82）の何れかを選択する様に切替制御を行う。
この時、例えば映像入力端子（81）を選択する場合に
は、選択信号（C1）（C2）はそれぞれＨレベル、Ｌレベ
ルに設定され、また映像入力端子（82）を選択する場合
には、選択信号（C1）（C2）はそれぞれＬレベルＨレベ
ルに設定される。
には、選択信号処理回路（61）は、マイクロコンピュー
タ（62）の入出力ポート（63）に対して、切替回路（6
4）の何れの映像入力端子（81）（82）（83）（84）（8
5）が使用されるか等に関するデータを供給する。該デ
ータは、スイッチ（71）（72）（73）（74）（75）の接
続、非接続により設定され、入出力ポート63には、接続
状態にある場合には、Ｌレベルが、非接続状態にある場
合には、Ｈレベルが供給される。マイクロコンピュータ
（62）は、供給されるデータをRAM（66）に記憶する。
上記動作が終了した後は、入出力ポート（63）は出力ポ
ートに設定される。画像表示装置（67）に供給される映
像信号を選択的に切替えるため、切替キー（68）を操作
すると、マイクロコンピュータ（62）は、RAM（66）に
記憶されているデータを参照することにより、切替回路
（64）が、映像信号の入力されていない映像入力端子
（83）（84）（85）を選択することなく、映像入力端子
（81）（82）の何れかを選択する様に切替制御を行う。
この時、例えば映像入力端子（81）を選択する場合に
は、選択信号（C1）（C2）はそれぞれＨレベル、Ｌレベ
ルに設定され、また映像入力端子（82）を選択する場合
には、選択信号（C1）（C2）はそれぞれＬレベルＨレベ
ルに設定される。
上記構成によれば、マイクロコンピュータ（62）に対
して、切替回路（64）の何れの映像入力端子（81）…
（85）が使用されるか等に関するデータを供給するため
の専用のポートを設ける必要がなく、入出力ポートを有
効に利用できるという効果がある。
して、切替回路（64）の何れの映像入力端子（81）…
（85）が使用されるか等に関するデータを供給するため
の専用のポートを設ける必要がなく、入出力ポートを有
効に利用できるという効果がある。
（ハ） 発明が解決しようとする課題 しかし、上記従来技術では、リセット時にマイクロコ
ンピュータ（62）に供給されるデータは、スイッチ（7
1）…（75）の接続、非接続により設定する構成となっ
ており、非接続となっているスイッチ（73）（74）（7
5）に対応する入出力ポートは、出力ポートとして使用
することができず、入出力ポートを充分有効に利用する
構成とはなっていない。
ンピュータ（62）に供給されるデータは、スイッチ（7
1）…（75）の接続、非接続により設定する構成となっ
ており、非接続となっているスイッチ（73）（74）（7
5）に対応する入出力ポートは、出力ポートとして使用
することができず、入出力ポートを充分有効に利用する
構成とはなっていない。
本発明は、マイクロコンピュータの入出力ポートを、
リセット時には入力ポートとして使用し、以後は、先に
入力ポートとして使用した入出力ポートを、全て出力ポ
ートとして使用することが可能なマイクロコンピュータ
の入出力回路を提供することを目的とする。
リセット時には入力ポートとして使用し、以後は、先に
入力ポートとして使用した入出力ポートを、全て出力ポ
ートとして使用することが可能なマイクロコンピュータ
の入出力回路を提供することを目的とする。
（ニ） 課題を解決するための手段 本発明は、複数の入出力端子及び記憶手段とを備える
マイクロコンピュータと、前記複数の入出力端子の中
で、所定の入出力端子を各々プルアップ或いはプルダウ
ンするローインピーダンスの抵抗とより構成され、前記
マイクロコンピュータは、リセット時に、前記プルアッ
プ或いはプルダウンに応じて、Ｈレベル或いはＬレベル
を前記所定の入出力端子より入力され、該レベルを前記
記憶手段に記憶せしめた後は、前記所定の入出力端子
を、外部にデータを出力するための端子として利用する
構成とすることを特徴とする。
マイクロコンピュータと、前記複数の入出力端子の中
で、所定の入出力端子を各々プルアップ或いはプルダウ
ンするローインピーダンスの抵抗とより構成され、前記
マイクロコンピュータは、リセット時に、前記プルアッ
プ或いはプルダウンに応じて、Ｈレベル或いはＬレベル
を前記所定の入出力端子より入力され、該レベルを前記
記憶手段に記憶せしめた後は、前記所定の入出力端子
を、外部にデータを出力するための端子として利用する
構成とすることを特徴とする。
（ホ） 作用 本発明は以上の様に構成されているので、前記入出力
端子は、リセット時にＨレベル或いはＬレベルを、マイ
クロコンピュータ内部に入力するために用いいられた後
は、外部にデータを出力するための端子として利用され
る。
端子は、リセット時にＨレベル或いはＬレベルを、マイ
クロコンピュータ内部に入力するために用いいられた後
は、外部にデータを出力するための端子として利用され
る。
（ヘ） 実施例 以下図面に従い、本発明の実施例について説明する。
第１図は第１実施例のブロック図である。図において
（１）はマイクロコンピュータ、（２）はマイクロコン
ピュータ（１）により制御される制御対象である。マイ
クロコンピュータ（１）は、入出力ポートを内部に備え
ており、入出力ポートは、端子（８）（９）（10）（1
1）（12）に接続されている。（３）（４）（５）
（６）（７）は、マイクロコンピュータ（１）の入出力
端子（８）…（12）と制御対象（２）とを接続する信号
線であり、夫々、抵抗（13）（14）（15）（16）（17）
によりプルアップ或いはプルダウンされている。よっ
て、入出力端子（８）…（12）が抵抗（13）…（17）に
よりプルアップ或いはプルダウンされることになる。本
実施例では、抵抗（13）…（17）のインピーダンス
（Z1）は10KΩ程度であり、また、制御対象（２）の入
力インピーダンス（Z2）はハイインピーダンス（1MΩ以
上）となっている。（即ちZ2≫Z1） 上記構成において、マイクロコンピュータ（１）のリ
セット時には、入出力ポートは入力ポートに設定され
る。入出力ポートの入力インピーダンス（Z3）は、抵抗
（13）…（17）に比較してハイインピーダンスとなり
（即ちZ3≫Z1）、また、制御対象（２）の入力インピー
ダンス（Z2）は、前述した様にハイインピーダンスに設
定されているため、抵抗（13）…（17）のプルアップ或
いはプルダウンに応じて、Ｈレベル或いはＬレベルのデ
ータが、マイクロコンピュータに入力される。
（１）はマイクロコンピュータ、（２）はマイクロコン
ピュータ（１）により制御される制御対象である。マイ
クロコンピュータ（１）は、入出力ポートを内部に備え
ており、入出力ポートは、端子（８）（９）（10）（1
1）（12）に接続されている。（３）（４）（５）
（６）（７）は、マイクロコンピュータ（１）の入出力
端子（８）…（12）と制御対象（２）とを接続する信号
線であり、夫々、抵抗（13）（14）（15）（16）（17）
によりプルアップ或いはプルダウンされている。よっ
て、入出力端子（８）…（12）が抵抗（13）…（17）に
よりプルアップ或いはプルダウンされることになる。本
実施例では、抵抗（13）…（17）のインピーダンス
（Z1）は10KΩ程度であり、また、制御対象（２）の入
力インピーダンス（Z2）はハイインピーダンス（1MΩ以
上）となっている。（即ちZ2≫Z1） 上記構成において、マイクロコンピュータ（１）のリ
セット時には、入出力ポートは入力ポートに設定され
る。入出力ポートの入力インピーダンス（Z3）は、抵抗
（13）…（17）に比較してハイインピーダンスとなり
（即ちZ3≫Z1）、また、制御対象（２）の入力インピー
ダンス（Z2）は、前述した様にハイインピーダンスに設
定されているため、抵抗（13）…（17）のプルアップ或
いはプルダウンに応じて、Ｈレベル或いはＬレベルのデ
ータが、マイクロコンピュータに入力される。
マイクロコンピュータ（１）は、入力されるデータ
を、RAM（記憶手段）に記憶する。本実施例では、各入
出力端子（８）…（12）より各々、Ｈ、Ｌ、Ｌ、Ｈ、Ｈ
レベルのデータがマイクロコンピュータ（１）に入力さ
れ、入力されるデータは、RAMの５ビットの領域におい
て記憶される構成となっている。
を、RAM（記憶手段）に記憶する。本実施例では、各入
出力端子（８）…（12）より各々、Ｈ、Ｌ、Ｌ、Ｈ、Ｈ
レベルのデータがマイクロコンピュータ（１）に入力さ
れ、入力されるデータは、RAMの５ビットの領域におい
て記憶される構成となっている。
尚、本実施例においては、制御対象（２）は、リセッ
ト時に信号線（３）…（７）より入力されるデータによ
り制御することはないか、抵抗（13）…（17）のプルア
ップ或いはプルダウンに応じて、Ｈレベル或いはＬレベ
ルに設定されるデータを、マイクロコンピュータ（１）
と同様、リセット時に取り込み、これを利用する構成と
してもよい。
ト時に信号線（３）…（７）より入力されるデータによ
り制御することはないか、抵抗（13）…（17）のプルア
ップ或いはプルダウンに応じて、Ｈレベル或いはＬレベ
ルに設定されるデータを、マイクロコンピュータ（１）
と同様、リセット時に取り込み、これを利用する構成と
してもよい。
以上の様にして、RAMにデータが記憶されると、入出
力ポートは、入力ポートから出力ポートに設定が変更さ
れる。入出力ポートの出力インピーダンス（Z4）は、抵
抗（13）…（17）に比較してローインピーダンスとなり
（即ちZ4≪Z7）また、制御対象（２）の入力インピーダ
ンスは、前述した様にハイインピーダンスに設定されて
いるため、抵抗（13）…（17）によるプルアップ或いは
プルダウンに影響されることなく、マイクロコンピュー
タ（１）から導出されるデータが制御対象（２）に供給
され、制御対象（２）の制御が行われる。
力ポートは、入力ポートから出力ポートに設定が変更さ
れる。入出力ポートの出力インピーダンス（Z4）は、抵
抗（13）…（17）に比較してローインピーダンスとなり
（即ちZ4≪Z7）また、制御対象（２）の入力インピーダ
ンスは、前述した様にハイインピーダンスに設定されて
いるため、抵抗（13）…（17）によるプルアップ或いは
プルダウンに影響されることなく、マイクロコンピュー
タ（１）から導出されるデータが制御対象（２）に供給
され、制御対象（２）の制御が行われる。
尚、リセット時にRAM内に記憶される前述したデータ
は、例えば、マイクロコンピュータ（１）がVTR（ビデ
オテープレコーダ）に搭載されている場合に、NTSC或い
はPAL等に対応してプログラムの設定を行う場合等は外
部より与えるデータ等であり、リセット後、RAM内に一
度記憶された後は変更されることはない。また、マイク
ロコンピュータ（１）は、必要に応じて、RAM内に記憶
されているデータを参照し、処理を行う。
は、例えば、マイクロコンピュータ（１）がVTR（ビデ
オテープレコーダ）に搭載されている場合に、NTSC或い
はPAL等に対応してプログラムの設定を行う場合等は外
部より与えるデータ等であり、リセット後、RAM内に一
度記憶された後は変更されることはない。また、マイク
ロコンピュータ（１）は、必要に応じて、RAM内に記憶
されているデータを参照し、処理を行う。
次に、第２実施例について説明する。
第２実施例は、本発明を、VTRに搭載されるマイクロ
コンピュータに採用するものであり、また、マイクロコ
ンピュータにより制御される制御対象は、ATF・ICであ
る。
コンピュータに採用するものであり、また、マイクロコ
ンピュータにより制御される制御対象は、ATF・ICであ
る。
第２図は、第２実施例のブロック図である。図におい
て（21）はマイクロコンピュータであり、入出力ポート
（41）、CPU（42）、RAM（記憶手段）（43）、ROM（4
4）等を備えている。（22）は、マイクロコンピュータ
（21）により制御されるATF・ICである。（23）（24）
（25）（26）（27）は、マイクロコンピュータ（21）の
入出力ポート（41）とATF・IC（22）の出力ポート（4
5）とを接続する信号線であり、抵抗（33）（34）（3
5）（36）（37）によりプルアップ或いはプルダウンさ
れている。よって、入出力端子（28）（29）（30）（3
1）（32）が抵抗（33）…（37）によりプルアップ或い
はプルダウンされることになる。本実施例では、抵抗
（33）…（37）のインピーダンス（Z11）は10KΩ程度で
あり、また、ATF・IC（22）の入力ポート（45）の入力
インピーダンス（Z12）はハイインピーダンス（1MΩ以
上）となっている。（即ちZ12≫Z11） 以下に、マイクロコンピュータのリセット時における
動作について説明する。リセット信号が、リセット端子
（46）に入力されると、マイクロコンピュータ（21）が
リセットされ、CPU（42）は、ROM（44）に記憶されてい
るプログラムに従い、処理を開始する。リセット後のCP
U（42）による処理に従い、入出力ポート（41）は、入
力ポートに設定される。入出力ポート（41）の入力イン
ピーダンス（Z13）は、抵抗（33）…（37）に比較して
ハイインピーダンスとなり（即ちZ13≫Z11）、また、AT
F・IC（22）の入力ポート（45）の入力インピーダンス
（Z12）は、前述した様にハイインピーダンスに設定さ
れているため、抵抗（33）…（37）のプルアップ或いは
プルダウンに応じて、Ｈレベル或いはＬレベルのデータ
が入出力ポート（41）に入力される。本実施例において
は、各入出力端子（28）（29）（30）（31）（32）に
は、各々、Ｈ、Ｈ、Ｌ、Ｈ、Ｌのデータが入力され、入
力されるデータは、RAM（43）の所定の領域に記憶され
る。
て（21）はマイクロコンピュータであり、入出力ポート
（41）、CPU（42）、RAM（記憶手段）（43）、ROM（4
4）等を備えている。（22）は、マイクロコンピュータ
（21）により制御されるATF・ICである。（23）（24）
（25）（26）（27）は、マイクロコンピュータ（21）の
入出力ポート（41）とATF・IC（22）の出力ポート（4
5）とを接続する信号線であり、抵抗（33）（34）（3
5）（36）（37）によりプルアップ或いはプルダウンさ
れている。よって、入出力端子（28）（29）（30）（3
1）（32）が抵抗（33）…（37）によりプルアップ或い
はプルダウンされることになる。本実施例では、抵抗
（33）…（37）のインピーダンス（Z11）は10KΩ程度で
あり、また、ATF・IC（22）の入力ポート（45）の入力
インピーダンス（Z12）はハイインピーダンス（1MΩ以
上）となっている。（即ちZ12≫Z11） 以下に、マイクロコンピュータのリセット時における
動作について説明する。リセット信号が、リセット端子
（46）に入力されると、マイクロコンピュータ（21）が
リセットされ、CPU（42）は、ROM（44）に記憶されてい
るプログラムに従い、処理を開始する。リセット後のCP
U（42）による処理に従い、入出力ポート（41）は、入
力ポートに設定される。入出力ポート（41）の入力イン
ピーダンス（Z13）は、抵抗（33）…（37）に比較して
ハイインピーダンスとなり（即ちZ13≫Z11）、また、AT
F・IC（22）の入力ポート（45）の入力インピーダンス
（Z12）は、前述した様にハイインピーダンスに設定さ
れているため、抵抗（33）…（37）のプルアップ或いは
プルダウンに応じて、Ｈレベル或いはＬレベルのデータ
が入出力ポート（41）に入力される。本実施例において
は、各入出力端子（28）（29）（30）（31）（32）に
は、各々、Ｈ、Ｈ、Ｌ、Ｈ、Ｌのデータが入力され、入
力されるデータは、RAM（43）の所定の領域に記憶され
る。
尚、各入出力端子（28）…（32）に入力されるデータ
は、各々、 HB ON/▲▼、NTSC/▲▼、JAP/▲▼の
設定を行うためのデータであり、本実施例では、デジメ
モは２色表示、スイル・スローは３ヘッド方式、SP/LP
の判別は行わない、NTSC方式、US仕様に設定される。ま
た、リセット時にRAM（43）の所定の領域に記憶される
データは、以後変更されることはなく、CPU（42）は、
必要に応じて該データを参照し、処理を行う。
は、各々、 HB ON/▲▼、NTSC/▲▼、JAP/▲▼の
設定を行うためのデータであり、本実施例では、デジメ
モは２色表示、スイル・スローは３ヘッド方式、SP/LP
の判別は行わない、NTSC方式、US仕様に設定される。ま
た、リセット時にRAM（43）の所定の領域に記憶される
データは、以後変更されることはなく、CPU（42）は、
必要に応じて該データを参照し、処理を行う。
以上の様にして、RAM（43）にデータが記憶される
と、CPU（42）は、入出力ポート（41）を出力ポートに
設定する。入出力ポート（41）の出力インピーダンス
（Z14）は、抵抗（33）…（37）に比較してローインピ
ーダンスとなり（即ちZ14≪Z11）、また、ATF・IC（2
2）の入力ポート（45）の入力インピーダンス（Z12）
は、前述した様にハイインピーダンスに設定されている
ため、抵抗（33）…（37）によるプルアップ或いはプル
ダウンに影響されることなく、マイクロコンピュータ
（21）の入出力ポート（41）から導出されるデータがAT
F・IC（22）に供給されATF・IC（22）の制御が行われ
る。
と、CPU（42）は、入出力ポート（41）を出力ポートに
設定する。入出力ポート（41）の出力インピーダンス
（Z14）は、抵抗（33）…（37）に比較してローインピ
ーダンスとなり（即ちZ14≪Z11）、また、ATF・IC（2
2）の入力ポート（45）の入力インピーダンス（Z12）
は、前述した様にハイインピーダンスに設定されている
ため、抵抗（33）…（37）によるプルアップ或いはプル
ダウンに影響されることなく、マイクロコンピュータ
（21）の入出力ポート（41）から導出されるデータがAT
F・IC（22）に供給されATF・IC（22）の制御が行われ
る。
入出力ポート（47）は、ATF・IC（22）以外の制御対
象にデータを供給したり、或いは、ATF・IC（22）の制
御に必要なＲ・Ｆスイッチパルスを入力される場合等に
使用されるものである。
象にデータを供給したり、或いは、ATF・IC（22）の制
御に必要なＲ・Ｆスイッチパルスを入力される場合等に
使用されるものである。
尚、ATF・IC（22）は8mmVTR等に搭載されており、ATF
・IC（22）及びその周辺の回路の動作については周知で
あるが、以下に簡単に説明する。
・IC（22）及びその周辺の回路の動作については周知で
あるが、以下に簡単に説明する。
8mmVTRのトラッキングにおいては、キャプスタン位相
サーボの制御信号として、４つのパイロット信号を、隣
接トラック間の周波数差が約16KHz又は約47KHzとなる様
に、順次各トラックにビデオ信号と周波数多重記録し、
再生時に、両隣接トラックのパイロット信号のもれを検
出し、それぞれのもれ強度が同じになる様にキャプスタ
ン位相サーポをかける構成となっている。
サーボの制御信号として、４つのパイロット信号を、隣
接トラック間の周波数差が約16KHz又は約47KHzとなる様
に、順次各トラックにビデオ信号と周波数多重記録し、
再生時に、両隣接トラックのパイロット信号のもれを検
出し、それぞれのもれ強度が同じになる様にキャプスタ
ン位相サーポをかける構成となっている。
プログラマブル分周器（51）は、発振器（52）より導
出される信号を、マイクロコンピュータ（21）より供給
される２ビットの信号に基づき分周し、リファレンスパ
イロット信号を形成導出する。磁気テープより再生され
るパイロット信号は、REFパイロット信号により平衡変
調され、BPF（53）（54）、検波回路（55）（56）によ
り、両隣接トラックからのクロストーク成分とリファレ
ンスパイロット信号とのビート成分（16KHz及び47KHz）
のピークが検波される。作動アンプ（57）は、両検波出
力の差をとり、その出力は、Ｓ・Ｈ回路（58）（59）に
よりサンプリングホールドされ、各々ATFエラー信号、A
TFロック信号として導出される。Ｓ・Ｈ回路（58）（5
9）各々におけるサンプリングホールドのタイミング
は、マイクロコンピュータより導出されるTSA信号、TSB
信号によりとられている。ATFエラー信号は、キャプス
タンモータ（60）の位相制御に利用され、また、ATFロ
ック信号は、間欠スローコントロール等に利用される。
出される信号を、マイクロコンピュータ（21）より供給
される２ビットの信号に基づき分周し、リファレンスパ
イロット信号を形成導出する。磁気テープより再生され
るパイロット信号は、REFパイロット信号により平衡変
調され、BPF（53）（54）、検波回路（55）（56）によ
り、両隣接トラックからのクロストーク成分とリファレ
ンスパイロット信号とのビート成分（16KHz及び47KHz）
のピークが検波される。作動アンプ（57）は、両検波出
力の差をとり、その出力は、Ｓ・Ｈ回路（58）（59）に
よりサンプリングホールドされ、各々ATFエラー信号、A
TFロック信号として導出される。Ｓ・Ｈ回路（58）（5
9）各々におけるサンプリングホールドのタイミング
は、マイクロコンピュータより導出されるTSA信号、TSB
信号によりとられている。ATFエラー信号は、キャプス
タンモータ（60）の位相制御に利用され、また、ATFロ
ック信号は、間欠スローコントロール等に利用される。
（ト） 発明の効果 以上に述べた様に、本発明によれば、電源投入後、或
いはリセット後に変化することのないデータを外部より
マイクロコンピュータに入力する場合に、マイクロコン
ピュータの入出力ポートの中で、この様なデータを入力
するための専用の入出力ポートを設ける必要がなく、入
出力ポート及び入出力ポートに接続される入出力端子を
有効に利用することができ、その効果は大である。
いはリセット後に変化することのないデータを外部より
マイクロコンピュータに入力する場合に、マイクロコン
ピュータの入出力ポートの中で、この様なデータを入力
するための専用の入出力ポートを設ける必要がなく、入
出力ポート及び入出力ポートに接続される入出力端子を
有効に利用することができ、その効果は大である。
第１図は、第１実施例のブロック図、第２図は第２実施
例のブロック図、第３図は、従来のテレビジョン受像装
置に係るブロック図である。 （１）（21）……マイクロコンピュータ、（８）（９）
（10）（11）（12）（28）（29）（30）（31）（32）…
…入出力端子、（13）（14）（15）（16）（17）（33）
（34）（35）（36）（37）……抵抗、（43）……RAM
（記憶手段）。
例のブロック図、第３図は、従来のテレビジョン受像装
置に係るブロック図である。 （１）（21）……マイクロコンピュータ、（８）（９）
（10）（11）（12）（28）（29）（30）（31）（32）…
…入出力端子、（13）（14）（15）（16）（17）（33）
（34）（35）（36）（37）……抵抗、（43）……RAM
（記憶手段）。
Claims (1)
- 【請求項１】複数の入出力端子、及び記憶手段とを備え
るマイクロコンピュータと、前記複数の入出力端子の中
で、所定の入出力端子を各々プルアップ或いはプルダウ
ンするローインピーダンスの抵抗とより構成され、 前記マイクロコンピュータは、リセット時に、前記プル
アップ或いはプルダウンに応じて、Ｈレベル或いはＬレ
ベルを前記所定の入出力端子より入力され、該レベルを
前記記憶手段に記憶せしめた後は、前記所定の入出力端
子を、外部にデータを出力するための端子として利用す
る構成とすることを特徴とするマイクロコンピュータの
入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63321079A JP2627331B2 (ja) | 1988-12-20 | 1988-12-20 | マイクロコンピュータの入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63321079A JP2627331B2 (ja) | 1988-12-20 | 1988-12-20 | マイクロコンピュータの入出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02165309A JPH02165309A (ja) | 1990-06-26 |
| JP2627331B2 true JP2627331B2 (ja) | 1997-07-02 |
Family
ID=18128576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63321079A Expired - Fee Related JP2627331B2 (ja) | 1988-12-20 | 1988-12-20 | マイクロコンピュータの入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2627331B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005101167A1 (ja) * | 2004-03-31 | 2005-10-27 | Matsushita Electric Industrial Co., Ltd. | 情報処理装置および情報処理装置の設定方法 |
| JP5257300B2 (ja) * | 2009-08-31 | 2013-08-07 | ブラザー工業株式会社 | データ処理装置 |
| JP6624970B2 (ja) * | 2016-02-25 | 2019-12-25 | ラピスセミコンダクタ株式会社 | 信号伝送装置及び入出力設定方法 |
| JP7739938B2 (ja) * | 2021-10-26 | 2025-09-17 | 沖電気工業株式会社 | 半導体集積回路、基板及び電子機器 |
-
1988
- 1988-12-20 JP JP63321079A patent/JP2627331B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02165309A (ja) | 1990-06-26 |
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