JP2623909B2 - 半導体感圧素子 - Google Patents
半導体感圧素子Info
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- JP2623909B2 JP2623909B2 JP2120606A JP12060690A JP2623909B2 JP 2623909 B2 JP2623909 B2 JP 2623909B2 JP 2120606 A JP2120606 A JP 2120606A JP 12060690 A JP12060690 A JP 12060690A JP 2623909 B2 JP2623909 B2 JP 2623909B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、自動車の吸入負圧の測定，時計の大気圧測
定，水圧測定，医療用の血圧の測定などの用途に用いら
れるもので、半導体素体のダイヤフラム部に設けたゲー
ジ抵抗におけるピエゾ抵抗効果により圧力を電気信号に
変換する半導体感圧素子に関する。
定，水圧測定，医療用の血圧の測定などの用途に用いら
れるもので、半導体素体のダイヤフラム部に設けたゲー
ジ抵抗におけるピエゾ抵抗効果により圧力を電気信号に
変換する半導体感圧素子に関する。
半導体感圧素子の半導体素体は、圧力により変形する
薄いダイヤフラム部とそのダイヤフラム部に形成された
他導電型のゲージ抵抗とを有する。第２図はそのような
構造を示し、ｎ型シリコンチップ１にはダイヤフラム部
２を残して凹部３が形成され、ダイヤフラム部２にはブ
リッジを構成する複数のｐ型ゲージ抵抗41が形成されて
いる。このチップ１の凹部３と反対側の表面は酸化膜５
によって被覆され、その酸化膜の窓部で電極61がゲージ
抵抗に接触し、外部回路との接続を可能にしている。ま
た、最近の動向としては、ダイヤフラム部を有する半導
体チップに、主要素のゲージ抵抗のほかに、増幅回路，
補償回路などの付属回路をICプロセスにより集積した小
形，高性能の感圧素子へと移りつつある。第３図はその
ような感圧素子の半導体チップを示し、半導体チップ１
の凹部３が形成されるｐ型基板11の上にn+分離層２を埋
込んでｎ型エピタキシャル層13が積層され、そのエピタ
キシャル層のp+分離層14で分離された領域にp+ゲージ抵
抗41が、また別の分離された領域に付属回路のための素
子領域42が形成されている。そして表面の酸化膜５の窓
部では、この素子領域42に素子電極62が接触している。
そして電極61,62は低温形成酸化膜51により保護されて
いる。ゲージ抵抗電極61の延長部あるいは図示しないが
素子電極62の延長部はこの保護膜より露出し、ボンディ
ングパッドを形成している。
薄いダイヤフラム部とそのダイヤフラム部に形成された
他導電型のゲージ抵抗とを有する。第２図はそのような
構造を示し、ｎ型シリコンチップ１にはダイヤフラム部
２を残して凹部３が形成され、ダイヤフラム部２にはブ
リッジを構成する複数のｐ型ゲージ抵抗41が形成されて
いる。このチップ１の凹部３と反対側の表面は酸化膜５
によって被覆され、その酸化膜の窓部で電極61がゲージ
抵抗に接触し、外部回路との接続を可能にしている。ま
た、最近の動向としては、ダイヤフラム部を有する半導
体チップに、主要素のゲージ抵抗のほかに、増幅回路，
補償回路などの付属回路をICプロセスにより集積した小
形，高性能の感圧素子へと移りつつある。第３図はその
ような感圧素子の半導体チップを示し、半導体チップ１
の凹部３が形成されるｐ型基板11の上にn+分離層２を埋
込んでｎ型エピタキシャル層13が積層され、そのエピタ
キシャル層のp+分離層14で分離された領域にp+ゲージ抵
抗41が、また別の分離された領域に付属回路のための素
子領域42が形成されている。そして表面の酸化膜５の窓
部では、この素子領域42に素子電極62が接触している。
そして電極61,62は低温形成酸化膜51により保護されて
いる。ゲージ抵抗電極61の延長部あるいは図示しないが
素子電極62の延長部はこの保護膜より露出し、ボンディ
ングパッドを形成している。
このような感圧素子の半導体チップを支持するため
に、パイレックスガラスなどの台座の上にチップを静電
接合により固着して低コスト化を図ることが行われる。
に、パイレックスガラスなどの台座の上にチップを静電
接合により固着して低コスト化を図ることが行われる。
第２図に示すような半導体チップの作成には、表面側
からのゲージ抵抗41の形成のための選択拡散工程、裏面
側からの凹部３形成のためのエッチング工程が必要であ
る。また、第３図に示すような半導体チップの作成に
は、そのほかに表面側からの素子領域42形成のためのIC
標準工程が必要である。このため、チップの素材である
シリコンウエーハは、表面，裏面双方より取扱かわれ
る。従って、凹部３の形成工程では、ウエーハを表面側
の下向きにして搬送ベルト上を搬送したり、チャックし
たりするため、ゲージ抵抗41あるいは素子領域42の形成
される表面側のきず不良の発生が多いという問題があ
る。また、感圧素子の半導体チップをパイレックスガラ
スなどの台座と静電接合する組立工程では、チップ側に
正，台座側に負の極性で例えば800Vの電圧の印加を必要
とするが、この場合もチップ表面側のきず不良発生の問
題、あるいはチップ表面に絶縁膜があるため電圧印加用
の電極への接触不良による接合不良の発生の問題があっ
た。
からのゲージ抵抗41の形成のための選択拡散工程、裏面
側からの凹部３形成のためのエッチング工程が必要であ
る。また、第３図に示すような半導体チップの作成に
は、そのほかに表面側からの素子領域42形成のためのIC
標準工程が必要である。このため、チップの素材である
シリコンウエーハは、表面，裏面双方より取扱かわれ
る。従って、凹部３の形成工程では、ウエーハを表面側
の下向きにして搬送ベルト上を搬送したり、チャックし
たりするため、ゲージ抵抗41あるいは素子領域42の形成
される表面側のきず不良の発生が多いという問題があ
る。また、感圧素子の半導体チップをパイレックスガラ
スなどの台座と静電接合する組立工程では、チップ側に
正，台座側に負の極性で例えば800Vの電圧の印加を必要
とするが、この場合もチップ表面側のきず不良発生の問
題、あるいはチップ表面に絶縁膜があるため電圧印加用
の電極への接触不良による接合不良の発生の問題があっ
た。
本発明の目的は、上述の問題を解決し、ゲージ抵抗，
付属回路素子領域の形成される表面側へのきず不良の発
生，あるいは裏面側への台座を静電接合する際の接合不
良の発生のおそれがなく取扱うことのできる半導体素子
を有する半導体感圧素子を提供することにある。
付属回路素子領域の形成される表面側へのきず不良の発
生，あるいは裏面側への台座を静電接合する際の接合不
良の発生のおそれがなく取扱うことのできる半導体素子
を有する半導体感圧素子を提供することにある。
上記の目的を達成するために、裏面側に凹部を有する
半導体素体の表面側の第一導電型の層に第二導電型のゲ
ージ抵抗を少なくとも有するものにおいて、半導体素体
周辺部の前記表面上にゲージ抵抗に接続される外部接続
用電極および表面保護膜より高い少なくとも３個の突起
が分散して設けられたものとする。また前記半導体素体
の表面周辺部の内側に付属回路素子領域が付加形成さ
れ、該付加回路素子領域に接続される外部接続用電極よ
り前記突起が高いことがよい。さらにそのような半導体
感圧素子の半導体素体の裏面側の凹部の周囲部分が台座
と静電接合されるものであって、前記突起が前記周囲部
分と電気的に接続される電極であるものとする。
半導体素体の表面側の第一導電型の層に第二導電型のゲ
ージ抵抗を少なくとも有するものにおいて、半導体素体
周辺部の前記表面上にゲージ抵抗に接続される外部接続
用電極および表面保護膜より高い少なくとも３個の突起
が分散して設けられたものとする。また前記半導体素体
の表面周辺部の内側に付属回路素子領域が付加形成さ
れ、該付加回路素子領域に接続される外部接続用電極よ
り前記突起が高いことがよい。さらにそのような半導体
感圧素子の半導体素体の裏面側の凹部の周囲部分が台座
と静電接合されるものであって、前記突起が前記周囲部
分と電気的に接続される電極であるものとする。
半導体素体のゲージ抵抗および素子領域に接続される
外部接続用電極より高い突起が３個以上、素体の周辺部
に分散して設けられているため、そのような突起の存在
する面を下面にしてチャックしたり、搬送したりなどし
ても、突起がチャックあるいは搬送ベルトなどの硬い面
に接触し、その表面の内側にある部分は接触する機会が
減少するので、きずの発生が防止できる。また静電接合
時には、半導体素体の接合される部分と電気的に接続さ
れた電極を３個以上、半導体素体の表面の周辺部に他の
電極より高く設けられることにより、静電接合のための
電圧を印加する電極兼支持台上にその電極を接触させて
支持すれば、その表面の内側にある部分は支持台に接触
することがなく、きずの発生が防止できると共に、電圧
印加のための接続が確実に行われる。
外部接続用電極より高い突起が３個以上、素体の周辺部
に分散して設けられているため、そのような突起の存在
する面を下面にしてチャックしたり、搬送したりなどし
ても、突起がチャックあるいは搬送ベルトなどの硬い面
に接触し、その表面の内側にある部分は接触する機会が
減少するので、きずの発生が防止できる。また静電接合
時には、半導体素体の接合される部分と電気的に接続さ
れた電極を３個以上、半導体素体の表面の周辺部に他の
電極より高く設けられることにより、静電接合のための
電圧を印加する電極兼支持台上にその電極を接触させて
支持すれば、その表面の内側にある部分は支持台に接触
することがなく、きずの発生が防止できると共に、電圧
印加のための接続が確実に行われる。
以下、第２図，第３図と共通の部分に同一の符号を付
した図を引用して本発明のいくつかの実施例について説
明する。第１図に示した実施例では、第２図と同様にダ
イヤフラム部２およびゲージ抵抗41を形成したシリコン
チップ１の凹部３と反対側の面には、酸化膜５の窓部
で、外部回路との接続用の電極61がゲージ抵抗41に接触
するほかに金属突起７が周辺４個所でチップ１に接触し
ている。金属突起７の高さは電極61の高さより高い。そ
して下端がチップ１の表面に密着することにより高い固
着強度を持っている。第４図は、別の実施例で、第1,第
２図と同様に、半導体チップにゲージ抵抗のみを形成し
たチップ１を（ａ）の平面図および（ｂ）の断面図で示
し、チップ表面を酸化膜5,低温酸化膜51,窒化膜52が被
覆している。ゲージ抵抗41に接触し、酸化膜5,低温酸化
膜51を貫通し、窒化膜52の窓部で露出する電極61にボン
ディングパッド81が固着している。金属突起７は、下端
がチップ面に密着し、電極61と同様に酸化膜5,低温酸化
膜51を貫通し、窒化膜52の窓部で露出する導体71に固着
している。第５図にパッド81と金属突起７の部分の詳細
を示し、金属突起７の下には酸化膜５の厚い部分50が形
成されている。その結果、金属突起７とボンディングパ
ッド81との間には段差ｈが生ずる。ｈはチップの大きさ
に応じて適宜選ばれる。この段差があるため、半導体チ
ップ１の電極61のある面を下にして搬送ベルトに載せた
場合、金属突起７がベルトに接触し、ゲージ抵抗41のあ
る部分はベルトに接触することはない。
した図を引用して本発明のいくつかの実施例について説
明する。第１図に示した実施例では、第２図と同様にダ
イヤフラム部２およびゲージ抵抗41を形成したシリコン
チップ１の凹部３と反対側の面には、酸化膜５の窓部
で、外部回路との接続用の電極61がゲージ抵抗41に接触
するほかに金属突起７が周辺４個所でチップ１に接触し
ている。金属突起７の高さは電極61の高さより高い。そ
して下端がチップ１の表面に密着することにより高い固
着強度を持っている。第４図は、別の実施例で、第1,第
２図と同様に、半導体チップにゲージ抵抗のみを形成し
たチップ１を（ａ）の平面図および（ｂ）の断面図で示
し、チップ表面を酸化膜5,低温酸化膜51,窒化膜52が被
覆している。ゲージ抵抗41に接触し、酸化膜5,低温酸化
膜51を貫通し、窒化膜52の窓部で露出する電極61にボン
ディングパッド81が固着している。金属突起７は、下端
がチップ面に密着し、電極61と同様に酸化膜5,低温酸化
膜51を貫通し、窒化膜52の窓部で露出する導体71に固着
している。第５図にパッド81と金属突起７の部分の詳細
を示し、金属突起７の下には酸化膜５の厚い部分50が形
成されている。その結果、金属突起７とボンディングパ
ッド81との間には段差ｈが生ずる。ｈはチップの大きさ
に応じて適宜選ばれる。この段差があるため、半導体チ
ップ１の電極61のある面を下にして搬送ベルトに載せた
場合、金属突起７がベルトに接触し、ゲージ抵抗41のあ
る部分はベルトに接触することはない。
第６図，第７図は第３図と同様に付属回路の集積され
たIC型半導体感圧素子の半導体チップ１を示し、第６図
の実施例では、金属突起の役をする電極63は接続導体71
を介してp+分離層14に接触し、チップのｐ型基板11に電
気的に接続される。そしてこの電極63と素子電極62の延
長部に形成されるボンディングパッド82との間には酸化
膜５の厚い部分50に基づく段差が形成されている。第７
図の実施例では、そのような段差が導体71の上に形成さ
れたバンプ電極64を高くすることにより形成される。
たIC型半導体感圧素子の半導体チップ１を示し、第６図
の実施例では、金属突起の役をする電極63は接続導体71
を介してp+分離層14に接触し、チップのｐ型基板11に電
気的に接続される。そしてこの電極63と素子電極62の延
長部に形成されるボンディングパッド82との間には酸化
膜５の厚い部分50に基づく段差が形成されている。第７
図の実施例では、そのような段差が導体71の上に形成さ
れたバンプ電極64を高くすることにより形成される。
第８図は、第6,第７図に示した実施例の金属突起の役
をする基板接続電極63を静電接合時のシリコンチップ１
への接触電極として利用する状態を示す。すなわち、下
部電極21の上にシリコンチップ１を載せ、さらにその上
にパイレックスガラスよりなる台座22,上部電極23を重
ね、図示しないが下部電極21を加熱体の上に載せてチッ
プを300〜500℃に加熱し、上，下電極間に電源24により
800V程度の直流電圧を印加すると、チップ１の面と台座
22の面との間に30〜40kgの力が働き、静電接合が行われ
る。この場合、電極63はチップ上の絶縁膜より高く、ま
た分離層を通じて凹部２側の基板部分に電気的に接続さ
れているので、電圧の印加は確実で接合不良が生じな
い。
をする基板接続電極63を静電接合時のシリコンチップ１
への接触電極として利用する状態を示す。すなわち、下
部電極21の上にシリコンチップ１を載せ、さらにその上
にパイレックスガラスよりなる台座22,上部電極23を重
ね、図示しないが下部電極21を加熱体の上に載せてチッ
プを300〜500℃に加熱し、上，下電極間に電源24により
800V程度の直流電圧を印加すると、チップ１の面と台座
22の面との間に30〜40kgの力が働き、静電接合が行われ
る。この場合、電極63はチップ上の絶縁膜より高く、ま
た分離層を通じて凹部２側の基板部分に電気的に接続さ
れているので、電圧の印加は確実で接合不良が生じな
い。
本発明によれば、半導体感圧素子の半導体素体の凹部
と反対側の表面周辺部にその内側に存在する電極および
表面保護膜よりも高い突起を分散して形成し、支持体面
にその突起が接触するようにすることにより、搬送ベル
トなどで支持する場合の素体の機能領域への接触が避け
られ、きず等の損傷の発生による特性劣化がなくなる。
また、その突起の役を凹部の周囲部分に電気的に接続さ
れる電極に引受けさせることにより、その周囲部分と台
座との静電接合を行うための電圧印加の接続電極として
用いることができ、他の部分より高いため接触不良の発
生がなく、静電接合の信頼性を高めることができる。
と反対側の表面周辺部にその内側に存在する電極および
表面保護膜よりも高い突起を分散して形成し、支持体面
にその突起が接触するようにすることにより、搬送ベル
トなどで支持する場合の素体の機能領域への接触が避け
られ、きず等の損傷の発生による特性劣化がなくなる。
また、その突起の役を凹部の周囲部分に電気的に接続さ
れる電極に引受けさせることにより、その周囲部分と台
座との静電接合を行うための電圧印加の接続電極として
用いることができ、他の部分より高いため接触不良の発
生がなく、静電接合の信頼性を高めることができる。
第１図は本発明の一実施例の素子の断面図、第２図は従
来の素子の断面図、第３図は従来の別の素子の断面図、
第４図は本発明の他の実施例の素子を示し、そのうち
（ａ）は平面図、（ｂ）は断面図、第５図は第４図の素
子の一部拡大断面図、第６図，第７図は本発明のさらに
異なる実施例の素子それぞれの断面図、第８図は本発明
による素子の使用例を示す断面図である。 1:シリコンチップ、2:ダイヤフラム部、3:凹部、41:ゲ
ージ抵抗、42:素子領域、61:ゲージ抵抗電極、62:素子
電極、63:基板接続電極、64:バンプ電極、7:金属突起、
71:導体、81,82:ボンディングパッド。
来の素子の断面図、第３図は従来の別の素子の断面図、
第４図は本発明の他の実施例の素子を示し、そのうち
（ａ）は平面図、（ｂ）は断面図、第５図は第４図の素
子の一部拡大断面図、第６図，第７図は本発明のさらに
異なる実施例の素子それぞれの断面図、第８図は本発明
による素子の使用例を示す断面図である。 1:シリコンチップ、2:ダイヤフラム部、3:凹部、41:ゲ
ージ抵抗、42:素子領域、61:ゲージ抵抗電極、62:素子
電極、63:基板接続電極、64:バンプ電極、7:金属突起、
71:導体、81,82:ボンディングパッド。
Claims (3)
- 【請求項１】裏面側に凹部を有する半導体素体の表面側
の第一導電型の層に第二導電型のゲージ抵抗を少なくと
も有するものにおいて、半導体素体周辺部の前記表面上
にゲージ抵抗に接続される外部接続用電極および表面保
護膜より高い少なくとも３個の突起が分散して設けられ
たことを特徴とする半導体感圧素子。 - 【請求項２】前記半導体素体の表面周辺部の内側に付属
回路素子領域が付加形成され、該付加回路素子領域に接
続される該鵜接続用電極より前記突起が高いことを特徴
とする請求項１記載の半導体感圧素子。 - 【請求項３】前記半導体素体の裏面側の凹部の周囲部分
が台座と静電接合されるものであって、前記突起が前記
周囲部分と電気的に接続されることを特徴とする請求項
１または２記載の半導体感圧素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2120606A JP2623909B2 (ja) | 1990-05-10 | 1990-05-10 | 半導体感圧素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2120606A JP2623909B2 (ja) | 1990-05-10 | 1990-05-10 | 半導体感圧素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0417374A JPH0417374A (ja) | 1992-01-22 |
| JP2623909B2 true JP2623909B2 (ja) | 1997-06-25 |
Family
ID=14790413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2120606A Expired - Fee Related JP2623909B2 (ja) | 1990-05-10 | 1990-05-10 | 半導体感圧素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2623909B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5461916A (en) | 1992-08-21 | 1995-10-31 | Nippondenso Co., Ltd. | Mechanical force sensing semiconductor device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6323371A (ja) * | 1986-07-16 | 1988-01-30 | Nippon Denso Co Ltd | 半導体歪検出器 |
| JPH0814517B2 (ja) * | 1987-12-08 | 1996-02-14 | 富士電機株式会社 | 半導体圧力センサ |
-
1990
- 1990-05-10 JP JP2120606A patent/JP2623909B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0417374A (ja) | 1992-01-22 |
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Legal Events
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