JP2617447B2 - プログラム可能論理列 - Google Patents

プログラム可能論理列

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Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明はデジタル集積回路に関し、より詳細に言え
ば、プログラム可能論理列（PLA）集積回路に関する。
〈従来の技術〉 1983年モノリシック・メモリーズ・インコーポレイテ
ッド（Monolithic Memories,Inc.）発行の「PAL プログ
ラマブルアレイロジックハンドブック」（Programmable
Array Logic Handbook）に記載されているようなプロ
グラム可能論理列回路は公知である。ここでPALとは本
出願人であるモノリシック・メモリーズ・インコーポレ
イテッドの登録商標である。
第１図は簡単なPLA回路10を示す。PLA回路10は、それ
ぞれバッファB0〜B3の入力リード線に接続された４個の
入力ターミナルI0〜I3を備える。各バッファは逆相出力
リード線と非反転出力リード線とを備える。例えば、バ
ッファB0はターミナルI0に於ける信号の反転である信号
を供給する出力リード線12aを有する。更に、バ
ッファB0はターミナルI0に於ける信号と等しい信号ISO
を供給する出力リード線12bを有する。バッファB0〜B3
からの出力信号は、それぞれANDゲート14aへの入力信号
となる。ANDゲート14aは８入力ANDゲートであって、各
バッファB0〜B3の出力リード線はANDゲート14aの単一の
入力リード線に接続されている。
第2a図はANDゲート14への８個の入力リード線を示
す。第2b図は従来の表記方法を用いてANDゲート14aを示
している。更に、14個のANDゲート14b〜14pが、ANDゲー
ト14aと同様にしてバッファB0〜B3の出力リード線に接
続されている。このように、各ANDゲート14a〜14pがバ
ッファB0〜B3の８個の出力リード線に接続されている。
PLA回路は、所望のバッファの出力リード線とANDゲート
14a〜14pとの接続を任意的に切断することができる。
従来技術の回路には、このような切断をプログラム可
能なリードオンリーメモリに使用されるヒューズと類似
のヒューズを開放することによって行うものがある。ま
た別の従来の回路には、回路の製造工程中に行うものも
ある。PLA回路の接続の切断方法とは無関係に、各ANDゲ
ート14a〜14pが特定の形の入力信号によって独特の出力
信号を供給するようにすることができる。
ANDゲート14a〜14pからの出力信号は「積項」と呼ば
れることがある。ここで、積項とは、例えば信号１×信
号２のような複数の入力信号について行われる論理AND
演算の結果である論理積を意味する。一方、「和項」
は、例えば信号１＋信号２のような複数の入力信号につ
いて行われる論理OR演算の結果である論理和を意味す
る。
また、第１図に示すように、第１のORゲート16aはAND
ゲート14m、14n、14o、14pの出力リード線に接続された
４個の入力リード線を備える。ORゲート16aは出力リー
ド線O0から出力信号を発生する。同様にORゲート16bはA
NDゲート14i、14j、14k、14lから出力信号を受信して、
リード線O1から出力信号を発生する。
このようにして、PLA回路10は様々な用途に使用し得
る所望のプログラム可能なブール関数を提供する。本明
細書に於て、所望のプログラム可能なブール関数を提供
するプログラム可能な論理回路とは、一定のシステム設
計に於て必要なあらゆるブール関数を提供するようにプ
ログラム可能なものを云う。
この幾分任意的な回路は多数の論理回路と安価に置換
えることができる。周知のように、PLA回路の基本的な
型式が異なると、その入力ターミナルの数及び出力ター
ミナルの数も異なる。
第３図には別の型式のPLA回路に使用されるPLA19を示
す。PLA19のORゲート20a〜20dからなるアレイはANDゲー
ト14a〜14pの出力リード線と電気的にプログラム可能に
接続されている。即ちANDゲートとORゲートとの電気的
接続は切断することができる。これは、ORゲート16a〜1
6d用入力信号のソースが固定されており、かつプログラ
ム不能である第１図のPLA回路10と対照的である。
しかし、PLAがプログラム可能な入力を有するORゲー
トを備えることは、例えばORゲートの入力をプログラム
するために追加の回路を設ける必要があるので、使用す
る面積が大きくなるなどの多くの欠点がある。更に、OR
ゲートへの入力リード線の数が多いことによって容量が
大きくなり、ORゲートの速度が遅くなる。
〈問題点を解決するための手段〉 本発明の目的は、第１のANDゲート列と第１のORゲー
ト列との間にプログラム可能な第２のANDゲート列が設
けられているようなプログラム可能論理列を提供するこ
とにある。第１のANDゲート列の各ANDゲートは、第２の
ANDゲート列の多数のANDゲート（本実施例に於て、３個
のANDゲート）の入力リード線とプログラム可能に接続
している出力リード線を有する。第２のANDゲート列か
らの出力リード線は、それぞれ第１のORゲート列の各OR
ゲートの組とプログラム可能に接続されている。
本発明の実施例に於ては、第１のANDゲート列のANDゲ
ートは、多数の入力信号バッファ出力リード線の中の１
個とプログラム可能に接続し得る多数の、例えば４個の
入力リード線を有する。更に、本発明のCMOS設定の際
に、入力リード線の数が少ないANDゲートは入力リード
線の数が多いANDゲートよりも速度が速い。
第２のANDゲート列を設けることによって、４個の入
力信号以上の積項を発生させることができる。更に、多
数の共通項を有する２個の積項を設ける場合には、第１
のANDゲート列の１個のANDゲートを第２のANDゲート列
の２個のANDゲートとプログラム可能に接続させること
ができるので、第１のANDゲート列を経済的に使用する
ことができる。
本発明のPLAは第１のORゲート列と第２のORゲート列
とを備える。第１のORゲート列のORゲートは、それぞれ
第２のANDゲート列からの出力リード線とプログラム可
能に接続される１組の入力リード線（本実施例に於ては
３個の入力リード線）を備える。第１のORゲートからの
出力リード線は、第２のORゲート列の多数のORゲートの
入力リード線とプログラム可能に電気的に接続されてい
る。第２のORゲート列のORゲートは、１組の入力リード
線（本実施例に於ては４個の入力リード線）を備える。
これによって、12入力リード線ORゲートを設けることな
く、12個の異なる信号の論理和と等しい出力信号を発生
させることができるという利点がある。
更に、多数の共通項を有する２個の和項を設ける場合
に、第１のORゲート列からの１個のORゲートを第２のOR
ゲート列の２個のORゲートとプログラム可能に接続させ
ることができるので、第１のORゲート列をより経済的に
使用することができる。
本発明の別の特徴によれば、複数のラインを備えるバ
スラインが設けられており、各ラインは第２のORゲート
列からの出力リード線にプログラム可能に電気的に接続
されており、かつPLA回路の各出力ピンとプログラム可
能に電気的に接続されている。これによって、いかなる
出力ピンに対しても出力信号の伝達経路を決定する際
に、より柔軟的に行なうことができ、それゆえにPLAに
含まれるゲートをより経済的に使用することができる。
本発明のこれら利点及びその他の利点については、添付
図面を参照しつつ以下の説明から明らかになると思う。
〈実施例〉 第4a図〜第4f図に関して、本発明によるPLA回路100
は、設計がより容易になり、柔軟性が増加し、かつPLA1
00に設けられているゲートをより経済的に使用すること
ができるなどの新規な特徴を備える。ここで設計が容易
になるとは、PLA回路100を備えるより大きなシステムを
設計したり、所望の論理関数が得られるように、PLA回
路100内の各論理ゲート間の接続を決定したりすること
をいう。これらの特徴はプログラム可能なAND列論理の
２つのレベルとプログラム可能なOR列論理の２つのレベ
ルとにある。本発明の他の特徴は、ORゲートのプログラ
ム可能な第２の層から所望の出力ピンへの出力信号経路
を可能にする４ビットバスライン110にある。
本発明の実施例に於ては、PLA回路100は低電力のCMOS
技術を使用し、かつリードオンリーメモリ（ROMS）の場
合と同様に、各アレイの製造工程に於てプログラムされ
る。本発明の別の実施例に於ては、PLA回路100は他の技
術を用いて構成され、かつ利用者がプログラムすること
ができる。例えばプログラム可能なリードオンリーメモ
リの場合と同様にヒューズを解放したり、電気的にプロ
グラム可能なリードオンリーメモリ（EPROM）技術の場
合と同様に浮動ゲートに充電することにより、プログラ
ムすることができる。
第4a図〜第4f図に示すように、線図の全体に複数のボ
ックス、例えばボックス112が各所に配置されている。
これらのボックスはプログラム可能な電気的接続である
ことを表示するものである。従って、ANDゲート102−１
からの出力リード線とANDゲート104−１の１個の入力リ
ード線との間は、利用者の要望に応じて接続したり切断
したりすることができるプログラム可能な電気的接続と
なっている。
PLA回路100は、それぞれ４個の入力リード線を有する
ANDゲート102−１〜102−66からなる第１のANDゲート列
を備える。尚、本明細書に於ては、特定の数の入力リー
ド線を有する論理ゲートについて参照番号を付すること
とする。しかし、この数は単なる例示であって、本発明
の他の実施例に於ては、異なる数の入力リード線を有す
る論理ゲートを使用する。
従来技術に於ては、PLAが多数の入力リード線を有す
るANDゲートを備えることがあるが、本発明に於ては、A
NDゲート102−１〜102−66は４個の入力リード線に制限
されている。
ANDゲート102−１〜102−66の各入力リード線と、１
組のラインL1〜L42の各々との交点には、プログラム可
能な電気的接続部が設けられており、ANDゲート102−１
〜102−66の各入力リード線は１組のラインL1〜L42の中
の１本のラインとプログラム可能に電気的に接続するこ
とができる。図面からわかるように、１組の入力ピンIN
1〜IN10に於ける信号と出力ピンO1〜O10に於ける信号と
に対応して、いずれかのラインL1〜L42に於て信号が発
生する。このように、利用者は、ピンO1〜O10に於ける
出力信号とピンIN1〜IN10に於ける入力信号とを用いてA
NDゲート102−１〜102−66によって積項が発生するよう
に、PLA回路100に於ける接続を決定することができる。
また第4a図〜第4f図の線図に示すように、ラインL41
に於ける信号はORゲート106−１によって供給され、か
つラインL42に於ける信号はORゲート106−22によって供
給される。ラインL41、L42を使用することにより、12個
以上の信号の論理積と等しい信号を発生させることがで
きる。ラインL1〜L42に於ける信号はANDゲート102−１
〜102−66への入力信号である。
各ANDゲート102−２〜102−65はANDゲート104−１〜1
04−66の中の３個のANDゲートの入力リード線とプログ
ラム可能に電気的に接続されている。ANDゲート102−１
及び102−66は、ANDゲート104−１〜104−66の中の２個
のANDゲートとしかプログラム可能に電気的に接続され
ていない。従って、各ANDゲート102−１〜102−66は入
力信号が４個に限定されているが、第２群のANDゲート1
04−１〜104−66を設けることによって、12個の入力信
号を含む積項を発生させることができる。
更に本明細書に明示的に説明するように、第１のAND
ゲート例えばANDゲート102−７によって発生する積項は
複数のANDゲート、例えばANDゲート104−６、104−７、
104−８によって共有することができる。これによっ
て、１個の積項を２度発生させる必要がなくなるので、
ANDゲートをより経済的に使用することができる。この
理由を理解するために、次の信号を発生させるものと仮
定する。即ち、 S104−６＝X1×X2×X3×X4×X5 ×X6×X7×X8×X9 ×X10×X11×X12 S104−７＝X9×X10×X11×X12 ×X13×X14 ここで、信号S104−６及びS104−７は、第5a図に示す
ように、それぞれANDゲート104−６及び104−７によっ
て生成される。信号S104−６がANDゲート104−６の出力
リード線によって供給される場合には、ANDゲート102−
５、102−６、102−７はANDゲート104−６への入力信号
を供給しなければならない。
ANDゲート102−７を用いて信号S102−Ｓ＝X9×X10×X
11×X12を提供する場合には、信号S102−７はANDゲート
104−６及び104−７への入力信号として供給される。AN
Dゲート102−７からの出力信号がANDゲート104−６及び
104−７によって共有することができない場合には、AND
ゲート104−７は１個の４入力ANDゲート102−８としか
接続されないので、ANDゲート104−７によって信号S104
−７を発生させることはできないことがわかる。従っ
て、ANDゲート102−１〜102−66からの出力信号を独特
の方法で共有するので、もしそうでなければ４入力AND
ゲート及び３入力ANDゲートの列を用いても発生させる
ことができないような積項を発生させることができる。
各ANDゲート104−７〜104−66はORゲート106−１〜10
6−22の中のORゲートとそれぞれプログラム可能に電気
的に接続されている。各ORゲート106−３〜106−20はそ
れぞれORゲート論理回路108−１〜108−10の中の２個の
プログラム可能なORゲート論理回路とプログラム可能に
電気的に接続されている。ORゲート106−１及び106−２
の出力リード線はORゲート論理回路108−１にのみ接続
されており、かつORゲート106−21及び106−22はORゲー
ト論理回路108−10にのみ接続されている。
ORゲート106−３〜106−20からの出力信号をORゲート
論理回路108−１〜108−10の中の異なる２個のORゲート
論理回路に接続することによって、設計の柔軟性が向上
する。この理由を理解するために、ORゲート論理回路10
8−１及び108−２の出力リード線にそれぞれ次の信号S1
08−１及びS108−２を供給するものと仮定する。即ち、 S108−１＝（X1×X2×X3） ＋（X4×X5）＋（X6×X7） ＋（X8×X9） S108−２＝（X1×X2×X3） ＋（X4×X5） ＋（X11×X12）＋X13 第5b図は、出力信号S108−１及びS108−２を供給する
ようにプログラム可能に接続することができるPLA100の
ゲートを示す線図である。第5b図に関して、（X1×X2×
X3）＋（X4×X5）項は信号S108−１とS108−２との間で
共有されるので、この項を１回だけ発生させ、かつこの
信号をプログラム可能に２個のORゲート114−１、114−
２に接続するだけで良い。この項は２度発生させる必要
がないので、もしそうでなければこの項を再度発生させ
るために使用される回路、例えばORゲート106−６とそ
れに接続されたすべてのANDゲートを他の目的に使用す
ることができ、または全く使用する必要がない。使用さ
れないままのゲートは使用されるゲートよりも消費電力
が少ない。
第4a図乃至第4f図に関して、各ORゲート論理回路108
−１〜108−10は、４入力ORゲート、例えばORゲート114
−１と２個の２入力ORゲート、例えばORゲート116−１
及び118−１とを備える。ORゲート116−１及び118−１
は排他的NORゲート120−１に接続されている。出力ピン
O1にプログラム可能に接続されている出力項を発生させ
るべくシステム設計の必要に応じてORゲート114−１ま
たは排他的NORゲート120−１を選択することができる。
この出力項は、出力ピンO1へ反転信号を供給するよう
にインバータ122−１に直接送ることができる。また前
記出力項は、インバータ124−１によって反転させた後
にインバータ122−１に送って、出力ピンO1へ非反転信
号を供給することができる。また、この出力項はフリッ
プフロップ126−１に収容することができ、かつその後
にインバータ122−１へ送ることができる。更に、この
出力項は、インバータ124−１によって反転させ、フリ
ップフロップ126−１に収容し、かつその後にインバー
タ122−１へ送ることもできる。
更に本発明の別の新規な特徴によれば、ORゲート論理
回路108−１によって発生される出力項はバスライン110
内の４本の中のいずれかのラインと接続させることがで
き、かついずれかの出力ピンO2〜O10と接続させること
ができる。これは、例えば利用者が特定のピンの配列を
指定し、かつピンO2に供給される信号がすべてのANDゲ
ート102−６〜102−19（14個のANDゲート）を使用し、
かつ出力ピンO3に供給される信号がANDゲート102−１〜
102−66のうちの14個のANDゲートを必要とする時に最適
である。
バスライン110によって新規な経路の決定方法が提供
されるので、出力ピンO3に供給される信号を論理列の異
なる部分で発生させ、バスライン110のラインに接続さ
せた後、フリップフロップ126−３へ送給するかまたは
インバータ122−３へ直接送給することができる。この
ようにバスライン110によって、PLA回路100内のゲート
の使用とは別個に、所望のピンの配列を選択することが
できる。本実施例に於ては、バスライン110は４本のラ
インしか備えていないが、バスライン110のラインの数
を異なるものとすることができる。
本発明の更に別の新規な特徴によれば、PLA回路100
は、反転されかつライン128を介してフリップフロップ1
26−１〜126−10を計時するために使用される信号CLKを
受信する。また、信号CLKは、ラインL1〜L42の１のライ
ン群に、例えばバッファ30−１を介してラインL3及びL4
にプログラム可能に信号CLKを供給することによって、A
NDゲート102−１〜102−66への入力信号を発生させるた
めに使用することができる。これが行われた場合、及び
出力ピンO1に於ける出力信号を用いてラインL1〜L42に
別の信号を発生させる場合には、出力ピンO1はラインL1
〜L42の中の２個のラインを駆動するバッファ30−２に
プログラム可能に接続させることができる。
このように各出力ピンO1〜O10を、それぞれラインL1
〜L42の２本のラインを駆動する２個のバッファの一方
に選択的にプログラム可能に接続することによって、信
号CLKと出力ピンO1〜O10に於ける出力信号の内の９個の
出力信号とを積項入力信号として使用することができ
る。また、バッファ30−１〜30−10は、関連するフリッ
プフロップ126−１〜126−10の出力信号を受信するべ
くプログラム可能に接続されている。
同様に、通常はバッファ122−１〜122−10のためのプ
ログラム可能な３状態制御信号を供給するために使用さ
れるピン31を、バッファ30−10を介してラインL1〜L42
の中の２個のラインを駆動するために使用することがで
きる。この場合には、出力ピンO10に於ける信号はバッ
ファ30−９に選択的に接続させることができ、かつ出力
ピンO9に於ける出力信号はバッファ30−８に接続させる
ことができ、他の出力ピンについても同様に出力信号を
各バッファに接続させることができる。
PLA回路100はピンIN9に接続された線路32を備える。
ライン32はツェナーダイオードＺを介してフリップフロ
ップ126−１〜126−10の入力リード線PLに接続されてい
る。従って、リード線32に於ける信号が所定のツェナー
降伏電圧、例えば12ボルトに達すると、プリロード信号
が各フリップフロップ126−１〜126−10の入力リード線
PLに送られて、フリップフロップ126−１〜126−10に出
力ピンO1〜O10に於ける各値を記憶させる。このように
してフリップフロップ126−１〜126−10を周知の状態に
プリセットすることができる。
ツェナーダイオードＺは、ピンIN9に於ける高い信号
に対応してそれがツェナー降伏電圧よりも低い場合に、
出力ピンO1〜O10に於けるデータがフリップフロップ126
−１〜126−10に記憶されるのを防止する。またピンIN9
は、従来のTTL電圧レベルを有する信号に対応するバッ
ファB9に入力信号を供給するために使用される。ツェナ
ーダイオードＺがあるので、単一のピンを使用して、プ
リロード信号から識別可能な入力信号をバッファB9に供
給することができる。
また、PLA回路100は、それぞれプログラム可能に各バ
ッファ122−１〜122−10の３状態制御ラインに接続され
ている１組のライン134−１〜134−10を備える。従って
ライン134−１〜134−10に於ける信号は、バッファ122
−１〜122−10を制御するための第２の手段となる。ラ
イン134−１はANDゲート104−４〜104−９の出力リード
線にプログラム可能に電気的に接続されている。ライン
134−２〜134−10も同様に接続されている。従って、各
３状態バッファ122−１〜122−10は関連する積項出力信
号によって選択的に制御することができる。
更に、システム設計の際、必要に応じて、各バッファ
122−１〜122−10の３状態制御ラインをプログラム可能
に接地しまたはVCCに接続することにより、バッファ122
−１〜122−10を高インピーダンスモードまたは低イン
ピーダンスモードにすることができる。
以上本発明について実施例について説明したが、本発
明の技術的範囲内に於て様々な変形または変更を加えて
実施し得ることは当業者にとって明らかである。例え
ば、バスライン110をフリップフロップ126−１〜126−1
0の入力リード線にプログラム可能に接続する代りに、
バスライン110をフリップフロップ126−１〜126−10の
出力リード線にプログラム可能に接続することもでき
る。
【図面の簡単な説明】
第１図は従来技術によるPLAの配線図である。 第2a図は第１図示のANDゲートを示す線図である。 第2b図は第2a図示のANDゲートを別の表記法で表示した
線図である。 第３図は従来技術によるPLAの第２実施例の配線図であ
る。 第4a図〜第4f図は本発明によるPLAの配線図である。 第5a図及び第5b図は様々な信号を発生させるべく第4a図
〜第4f図示のPLA回路のゲートの様々な使用方法を示す
線図である。 10……PLA回路 12a、12b……出力リード線 14a〜14p……ANDゲート 16a〜16d……ORゲート 19……PLA 20a〜20t……ORゲート 30−１〜30−10……バッファ 31……ピン、32……ライン 100……PLA回路 102−１〜102−66……ANDゲート 104−１〜104−66……ANDゲート 106−１〜106−22……ORゲート 108−10……ORゲート論理回路 110……バスライン 114−１〜114−10……ORゲート 116−１〜116−10……ORゲート 118−１〜118−10……ORゲート 120−１〜120−10……排他的NORゲート 122−１〜122−10……インバータ 124−１〜124−10……インバータ 126−１〜126−10……フリップフロップ 128……ライン 134−１〜134−10……ライン B0〜B10……バッファ CLK……信号 I0〜I3……入力ターミナル IN1〜IN10……入力ピン L1〜L42……ライン O1〜O10……出力ピン Ｏ′０〜Ｏ′３……出力リード線 PL……入力リード線 Ｚ……ツェナーダイオード
フロントページの続き (72)発明者 アンドリュー・ケイ・エル・チャン アメリカ合衆国 カリフォルニア州 95035・ミルピタス・サドベリードライ ブ 138 (72)発明者 アルバート・チャン アメリカ合衆国 カリフォルニア州 95133・サノゼ・ボンチェフドライブ 2786 (56)参考文献 特開 昭57−193127（ＪＰ，Ａ) 特開 昭57−114269（ＪＰ，Ａ) 特開 昭55−154832（ＪＰ，Ａ) 米国特許4422072（ＵＳ，Ａ)

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】正の整数ｎ個の入力信号を伝達するための
    ｎ本のラインと、 各々が前記ｎ本のラインにプログラム可能に電気的に接
    続される前記ｎより小さい正の整数ｍ本の入力リード線
    と、１本の出力リード線とを、各々が有する複数のAND
    ゲートからなる第1ANDゲート群と、 各々が前記第1ANDゲート群の各ANDゲートの対応する前
    記出力リード線にプログラム可能に電気的に接続される
    複数の入力リード線と、１本の出力リード線を、各々が
    有する複数のANDゲートからなる第2ANDゲート群であっ
    て、前記第1ANDゲート群の各ANDゲートの前記出力リー
    ド線が、前記第2ANDゲート群の複数の前記ANDゲートの
    前記入力リード線とプログラム可能に電気的に接続され
    る、前記第2ANDゲート群と、 各々が前記第2ANDゲート群の各ANDゲートの対応する前
    記出力リード線にプログラム可能に電気的に接続される
    複数の入力リード線と、１本の出力リード線とを、各々
    が有する複数のORゲートからなる第1ORゲート群と、 各々が、前記第1ORゲート群の各ORゲートの対応する前
    記出力リード線に各々がプログラム可能に電気的に接続
    される複数の入力リード線と、１本の出力リード線とを
    有すると共に出力信号を供給する複数のORゲートからな
    る第2ORゲート群であって、前記第１のORゲート群の各O
    Rゲートの前記出力リード線が、前記第2ORゲート群の複
    数の前記ORゲートの前記入力リード線にプログラム可能
    に電気的に接続される、前記第2ORゲート群とからなる
    ことを特徴とするプログラム可能論理列。
  2. 【請求項２】入力信号を伝達するための複数の第１のラ
    イン（L1〜L42）と、 前記複数の第１のラインにプログラム可能に電気的に接
    続されると共に前記入力信号の少なくとも一部の論理積
    に対応する複数の中間信号を供給する第１手段（102−
    １〜102−66、104−１〜104−66）と、 前記第１手段から前記中間信号を受け取るべくプログラ
    ム可能に電気的に接続されると共に前記中間信号の少な
    くとも一部の論理和に対応した複数の出力信号を発生さ
    せる第２手段（106−１〜106−22、108−１〜108−10）
    と、 各々が前記第２手段から前記出力信号を受け取るべくプ
    ログラム可能に電気的に接続される複数のバスライン
    （110）と、 各々が、出力ターミナル（O1〜O10）にプログラム可能
    に電気的に接続される出力リード線と、前記バスライン
    の各々にプログラム可能に電気的に接続されると共に前
    記複数の出力信号のうちの対応する出力信号を受け取る
    ように前記第２手段にプログラム可能に電気的に接続さ
    れる入力リード線とを有する複数のフリップフロップ
    （126−１〜126−10）とからなることを特徴とするプロ
    グラム可能論理列。
  3. 【請求項３】少なくとも２個の前記出力ターミナルにプ
    ログラム可能に電気的に接続される入力リード線と、前
    記複数の第１ラインのうちの１本の第１ラインに電気的
    に接続される出力リード線とを有すると共に前記入力信
    号のうちのひとつを供給するバッファ（30−１〜30−1
    0）を更に備えることを特許請求の範囲第２項に記載の
    プログラム可能論理列。
  4. 【請求項４】入力信号を伝達するための複数の入力ライ
    ン（L1〜L42）と、 各々が、前記複数の入力ラインに電気的に接続されると
    共に前記入力信号の少なくとも一部の論理積に対応する
    複数の中間信号を供給するための手段（102−１〜102−
    66、104−１〜104−66）と、 各々が、前記中間信号を受け取るべくプログラム可能に
    電気的に接続される入力リード線と、出力リード線とを
    有する複数のORゲートからなる第1ORゲート群（106−１
    〜106−22）と、 各々が、前記第1ORゲート群の各ORゲートの前記出力リ
    ード線に各々がプログラム可能に電気的に接続される複
    数の入力リード線を有すると共に出力信号を供給する複
    数のORゲートからなる第2ORゲート群（108−１〜108−1
    0）とからなり、 前記第1ORゲート群（106−１〜106−22）の各ORゲート
    の前記出力リード線がそれぞれ前記第2ORゲート群（108
    −１〜108−10）の少なくとも２個のORゲートの前記入
    力リード線にプログラム可能に電気的に接続されること
    を特徴とするプログラム可能論理列。
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