JPH06120811A - ユーザプログラマブル論理アレイアーキテクチャ用クロック分配システム - Google Patents

ユーザプログラマブル論理アレイアーキテクチャ用クロック分配システム

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JPH06120811A
JPH06120811A JP5172380A JP17238093A JPH06120811A JP H06120811 A JPH06120811 A JP H06120811A JP 5172380 A JP5172380 A JP 5172380A JP 17238093 A JP17238093 A JP 17238093A JP H06120811 A JPH06120811 A JP H06120811A
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JP
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clock
input
clock distribution
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user programmable
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Application number
JP5172380A
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English (en)
Inventor
Khaled A El-Ayat
ケイルド・エイ・エル・アヤト
King W Chan
キン・ダブリユ・チヤン
William C Plants
ウイリアム・シー・プランツ
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Microsemi SoC Corp
Original Assignee
Actel Corp
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1737—Controllable logic circuits using multiplexers

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  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 ユーザプログラマブル論理アレイ集積回路用
の高速のクロック分配アーキテクチャを提供する。 【構成】 いずれの論理関数ユニットモジュール１２ａ
〜１２ｉへのクロック信号パスも、入出力パット２４、
入力バッファ２６および２８、分配ワイヤ、マルチプレ
クサ３２ａ〜３２ｉならびに順次エレメントのクロック
入力ノードを含んでいる。アンティフューズおよびプロ
グラムに必要な高電圧のために信号パルスに必要とされ
る高電圧装置のようなユーザプログラマブル相互接続エ
レメントが存在しないことにより、従来の高電圧および
低電圧トランジスタを結合させる代わりに低電圧高性能
トランジスタを使用してクロック信号パスを最適化し得
る。低電圧トランジスタは、薄い酸化物絶縁層および低
容量を有する浅い接合を有する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はフィールドプログラマブ
ル論理および相互接続アーキテクチャに関する。さらに
特定的には、本発明はフィールドプログラマブル相互接
続アーキテクチャに使用するためのクロック分配アーキ
テクチャに関する。
【０００２】
【従来の技術】カリフォルニア州サニーベイルにあるAc
tel 社（Actel Corporation ）によって製造され、米国
特許第4758745 号、第4870302 号、第4910417 号および
第5055718 号に開示されているようなアンティフューズ
ベースのユーザプログラマブル論理および相互接続アー
キテクチャは、ユーザが特定のアプリケーションのため
に必要とされる回路を構成することを可能にするので、
非常に有用な回路ビルディングブロックである。Xilinx
社（Xilinx,Inc. ）が製造するXC-4000 シリーズのフィ
ールドプログラマブルゲートアレイ製品（FPGA）および
Altera社（AlteraCorporation）が製造する7000シリー
ズのFPGA製品のような他のユーザコンフィギャラブルア
ーキテクチャは、同様な汎用アプリケーションに有用で
ある。これらの回路構成は、いくつかの異なるタイプの
プログラマブル相互接続エレメントのうちの一つを使用
してユーザ自身のシステム環境においてユーザによって
実行される。上記記載のようなアーキテクチャは、必要
に応じた組合せおよび順序回路の構成を可能にする。回
路エレメントのファンクションおよび回路を所望の回路
アプリケーションに構成するために必要とされる相互接
続パターンをただ回路にプログラムすればよい。
【０００３】このアプローチを使用するアーキテクチャ
が遭遇する共通の問題は、相互接続エレメント自身によ
って論理回路モジュール間の回路パスにもたらされる遅
延である。この遅延は、相互接続エレメントおよびアー
キテクチャに関連した抵抗およびキャパシタンスによる
ものであり、今までユーザプログラマビリティに対して
支払われるべき代償として認められてきた。
【０００４】マスクゲートアレイは、その相互接続の抵
抗および容量構成要素がかなり小さいので、ユーザプロ
グラマブルよりかなり低い相互接続遅延を有する。回路
における遅延および論理関数ユニットモジュール自身の
伝搬遅延が、マスクゲートアレイアプリケーション回路
の全体的な速度またはパフォーマンスを決定する。
【０００５】そのようなアーキテクチャにおける代表的
アプリケーション回路はフリップフロップおよびラッチ
のような順次エレメントを含むので、各ラッチのクロッ
ク入力にクロックを相互接続させ、且つ回路におけるフ
リップフロップが順序回路を正しく操作するためのプロ
グラム的に接続可能なクロック能力がことが要求され
る。代表的アプリケーション回路は、共通であると共に
すべての順次エレメントによって共有される回路全体に
おいていくつかのクロックを必要とするだけである。Xi
linxのXC-4000 シリーズのFPGAおよびAlteraシリーズの
EPLDのような相補システムクロックに供給される単一の
クロックネットワークを使用するアプリケーション回路
が当該技術において知られている。
【０００６】一般に経路指定および相互接続に固有の相
互接続遅延およびタイミングの逸脱を避けるために、ク
ロックネットワークは、別個に且つ他の回路ネットワー
クのための相互接続とは異なる方法で取り扱われなけれ
ばならない。XilinxのXC-4000 シリーズ製品およびAlte
raシリーズEPLDによって使用されているようないくつか
のアーキテクチャは、クロック分配ネットワークにおけ
る固有の遅延を最小にするために、クロックパスにおけ
るユーザプログラマブルエレメントを全く含まない専用
のクロック分配ネットワークを使用している。
【０００７】
【発明が解決しようとする課題】上記に挙げた製品およ
び同様な製品の存在にもかかわらず、ユーザプログラマ
ブル集積回路製品に使用するためのクロックネットワー
クアーキテクチャの構成、速度および汎用性には改善の
余地が残っている。
【０００８】本発明の目的は、従来技術アーキテクチャ
において可能であるものよりかなり高い回路動作速度を
可能にするクロック分配構成を提供することである。
【０００９】本発明のもうひとつの目的は従来技術アー
キテクチャにおける構成より電力を消費しないクロック
分配構成を提供することである。
【００１０】本発明のさらにもう一つの目的は、従来技
術アーキテクチャに比べ、クロック歪の小さいクロック
分配構成を提供することである。
【００１１】従来技術クロック分配構成よりさらに汎用
的なクロック分配構成を提供することが、本発明のさら
にもう一つの目的である。
【００１２】
【課題を解決するための手段】本発明による集積回路ユ
ーザプログラマブルロジックアレイアーキテクチャのク
ロック分配構成は、集積回路上の少なくとも一つのクロ
ック入力ピンと、少なくとも一つのバッファ増幅器を含
むバッファリング手段とを含んでおり、該バッファリン
グ手段の出力が複数のクロック分配ラインを駆動する。
反転バッファリング手段は、バッファリング手段の出力
に接続されていると共に、複数の相補行クロック分配ラ
インを駆動する。マルチプレクサは、クロック分配ライ
ン、相補クロック信号またはユーザプログラマブルエレ
メントを介して少なくとも１つの汎用相互接続ラインに
接続可能な信号線に接続するために、アレイ内の各順序
論理エレメントのクロック入力の上流に備えられてい
る。マルチプレクサの信号線入力は、集積回路上の第２
のクロック入力ピンおよび汎用相互接続ラインに接続可
能である。
【００１３】
【実施例】当業者には、本発明の下記記載が例示として
のみであり、あらゆる点で制限的ではないことが理解さ
れるであろう。当業者には本発明の他の実施例が容易に
示唆されよう。
【００１４】本発明によるクロック構成は、他の技術に
比べて性能の点で優れており、消費電力もより少ない。
本発明によると、専用のプログラマブルクロックネット
ワークは、ロジックアレイ全体に配置され、アレイ内の
全ての論理エレメントのクロック入力にプログラマブル
に接続可能である。
【００１５】図１を参照すると、代表的な従来技術クロ
ック分配ネットワークが図式的に示されている。図１の
従来技術クロック分配ネットワークは、行および列配置
の複数の論理関数ユニットを含むアレイ内で使用され
る。単純化するために、単一の行が図１の論理関数ユニ
ット1a〜1cと共に形成されているが、当業者には、第２
および第３の行ポジションも同様に組み入れられること
がわかるであろう。
【００１６】先ず、オフチップ（off-chip）クロック信
号を入力パッド2 から集積回路に供給する。次いでクロ
ック信号をバッファリングして、分離クロック駆動バッ
ファ3a〜3cおよびアレイ内の各行または各列用のクロッ
クレール4a〜4cを使用してアーキテクチャの各行および
各列に分配する。次いで行（または列）用にバッファさ
れたクロック信号が、アンティフューズおよびトランジ
スタのような適切なプログラマブルエレメントを単にプ
ログラムすることによって、クロック信号を必要とする
行または列の一つ以上のファンクションユニットに選択
的且つプログラム可能に接続する。エレメントの例がサ
ークル5 で示されている。
【００１７】現在のアンティフューズ相互接続エレメン
ト並びにEPROM およびEEPROMテクノロジにおいて一般的
であるように、プログラマブルエレメントのプログラム
用に高レベル電圧が必要とされる場合に、高電圧プログ
ラミングパルスを受け易いプログラミングパスを、ドラ
イバおよび論理回路モジュールのような回路の全ての他
のものから絶縁する必要がある。ドライバおよび回路モ
ジュールは一般には３〜５ボルトの範囲で作用する低電
圧トランジスタで設計される。なせならばそのような装
置は高電圧トランジスタより優れた性能を有しているか
らである。したがって、低電圧回路は、一方では低電圧
トランジスタの高レベルパフォーマンスという利点を維
持しながら、低電圧回路の降伏を避けるために高電圧回
路から絶縁されなければならない。このような絶縁が、
図１における絶縁トランジスタ6によって提供される。
【００１８】図２を参照すると、もう一つの従来技術ク
ロック分配ネットワークが概略ダイアグラムで示されて
いる。単純化するために、一つの論理関数ユニット1aの
みが示されている。図１に示されているクロック分配ネ
ットワークのように、先ずオフチップクロック信号を入
力パッド2 から集積回路に供給する。次いでクロック信
号をバッファリングして、アレイの各行（または列）用
の分離クロック駆動バッファ3a〜3cを使用してアーキテ
クチャの各行および各列に分配する。図１のクロック分
配ネットワークにおけるように、図２のクロックドライ
バ回路の低電圧回路を、行または列ドライババッファ出
力とクロックラインとの間の絶縁トランジスタによる低
電圧回路の降伏をさけるために、絶縁トランジスタ6 に
よって高電圧プログラミング回路から絶縁する必要があ
る。
【００１９】図２のクロック分配ネットワークは、図１
のネットワークと二つの点で異なっている。先ず、すべ
てのバッファ3a〜3cの出力は、共にその出力で短絡され
ている。異なる行または列が異なる負荷を有する可能性
が高いので、この構成は、クロックドライバ間のクロッ
ク負荷の分配をより均一にする。バッファの出力を一緒
にすると、負荷の小さい行または列と負荷の大きい行ま
たは列との間のクロック歪を最小にすることを助ける。
図１と図２のクロック分配ネットワーク間の第２の違い
は、バッファ3a〜3cが従来構成における様な行または列
の一方の端部の代わりに中央のポイントから各行または
各列を駆動するようにレイアウトされることである。
【００２０】図３を参照すると、本発明の好ましい実施
例による例示的クロック分配ネットワークが、ユーザが
形成可能な相互接続アーキテクチャに設けられているユ
ーザ- プログラマブル論理エレメントアレイ上に重畳さ
れたダイアグラムで示されている。図３のアレイは、３
ｘ３アレイを含むが、これは例示にすぎず、当業者には
本発明が任意のサイズのアレイに適用可能であることを
容易に認識されるであろう。
【００２１】図１の本発明の一例は、論理関数モジュー
ルアレイを含んでおり、該モジュールはその個々の機能
を規定するためにユーザプログラマブルであるのが好ま
しい。論理関数モジュールのいくつかまたはすべては、
クロック信号を必要とするクロック入力を有するフリッ
プフロップ、ラッチなどのような順次エレメントを含み
得る。３つの行を含むアレイ10が図１に示されている。
第１の行は論理関数ユニットモジュール12a 、12b およ
び12c を含んでおり、アレイ10の第２および第３の行は
それぞれ論理関数モジュール12d 、12e 、12f および12
g 、12h 、12iを含んでいる。
【００２２】アレイ10はまた、アンティフューズ、回
路、RAM 駆動パスゲート、パストランジスタまたは他の
スイッチングなどのようなユーザプログラマブルエレメ
ントによって結合し得る複数の導体を含む汎用相互接続
アーキテクチャを含んでいる。図３では、汎用相互接続
アーキテクチャは、水平導体14a 〜14c のセットが第１
の行の論理関数ユニットモジュールの下に、水平導体16
a 〜16c が第２の行の論理関数ユニットモジュールの下
に、水平導体18a 〜18c が第３の行の論理関数ユニット
モジュールの下に設けられている。これらの導体のうち
のいくつかのもの、即ち14c および16c は、アレイの全
長を走り、他のものは、プログラマブルエレメント20に
よって接続されると共に、導体に沿った小円形に見える
短い長さのセグメントに分割される。プログラマブルエ
レメント20は、既知のユーザプログラマブル相互接続装
置であり得る。図面を複雑にし過ぎることを避けるため
に、全てのプログラマブルエレメント20に参照番号を付
してはいない。
【００２３】典型的な汎用相互接続アーキテクチャはま
た、垂直導体セットを含む。これらの垂直導体セット
は、論理関数ユニットモジュール12c 、12f および12i
を含むアレイ10の最終列の右手に置かれている例示的垂
直導体セット22a 〜22c によって表されている。実際の
アレイには、各列の論理関数ユニットモジュールの間且
つ恐らくはその上に含んでいるアレイ全体にわたって分
配されている複数の垂直導体セットが存在するが、それ
らは図面を複雑にし過ぎるのを避けるためにここには示
されていない。水平導体セットのように、いくつかの垂
直導体22a 〜22cが、より短い長さに分割され、ユーザ
プログラマブル相互接続エレメント20を使用して結合さ
れる得る。さらに、水平および垂直導体の選択された交
差が、ユーザプログラマブル相互接続エレメントと組み
合わされる。
【００２４】図１および図２に示されているクロック分
配ネットワークにおけるように、本発明のクロック信号
が全ての行および全ての順次エレメントに分配される。
図１および図２の従来技術クロック分配構成と図３に示
されている本発明のクロック分配構成との間の最も重要
な相違は、クロック信号自身がそこを通って伝播される
信号パスが、アンティフューズのようなプログラマブル
エレメントを含んでいないということである。高電圧回
路はこのパスに結合されていない。
【００２５】アレイ10が入出力パッド24を介してその一
部となっているような集積回路に汎用クロック信号を供
給してもよい。この場合、クロック信号がバッファ26お
よび28によって示されているように適切にバッファリン
グされる。当業者には、反転バッファ26および28がクロ
ックバッファリング供給方法の一例にすぎず、他の構成
も容易に示唆されることは明らかであろう。
【００２６】クロック入力バッファ26および28の出力を
行クロックライン30a 、30b および30c に供給する。当
業者には、列クロックラインもまた使用可能であり、他
の分配形態も可能であることは明らかであろう。クロッ
ク分配ラインの目的は、論理関数ユニットモジュールア
レイ10における各論理エレメント用のクロック信号の潜
在的ソースを提供することである。図３に示されている
実施例は行クロックラインを示しているが、当業者に
は、列クロックラインも使用可能であり、最適な分配特
性、即ち、最適な抵抗およびキャパシタンスが達成され
るように、特定の配置の選択を行わなければならないこ
とは明らかであろう。本発明によるクロック分配構成を
最もフレキシブルなものにするために、マルチプレクサ
32a 〜32iを介してクロック信号を個々の論理関数ユニ
ットモジュールに供給する。図３に示されているよう
に、各マルチプレクサ32a 〜32i は三つの入力を有して
いる。第１の入力は、その行に結合されている行クロッ
クライン30a 〜30c のうちの一つに接続されている。マ
ルチプレクサ32a 〜32i の各々の第２の入力は、インバ
ータ34a 〜34i を介してその行クロックラインに接続さ
れている。当業者には、本発明の実際の実施例におい
て、個々のインバータを各マルチプレクサ用に備える必
要がなく、一つのインバータが一つ以上のマルチプレク
サのために機能し得ることは明らかであろう。
【００２７】アレイの汎用相互接続構成にパスを供給す
ることにより、実際上、アレイのどこからでもクロック
信号を供給できるので、更なる汎用性が本発明のクロッ
ク分配構成に提供される。従来技術は本発明のこの特徴
と他の特徴との組合せから得られる利点を認識していな
かった。したがって、マルチプレクサ32a 〜32i への第
３の入力は導体36a 〜36i である。これらの導体の各々
は、複数の汎用相互接続導体との交差を形成する。交差
はユーザプログラマブル相互接続エレメント20と共に形
成される。たとえば導体36a 〜36c は、汎用相互接続導
線14a 〜14c のセグメントとの交差を形成する。同様
に、導体36d 〜36f は汎用相互接続導体16a 〜16c のセ
グメントとの交差を形成し、導体36g 〜36i は汎用相互
接続導体18a 〜18c のセグメントとの交差を形成する。
【００２８】本発明のクロック分配アーキテクチャのも
うひとつの特徴は、アレイ10を含む集積回路上の各順次
エレメントに対して第２のオフチップクロック信号を経
路指定するために電位差を供給することである。したが
って、入出力ピン38はバッファ40および42ならびにユー
ザプログラマブル相互接続エレメントを介して汎用相互
接続ライン14c 、16c および18c に接続されている。
【００２９】マルチプレクサ32a 〜32i はそれぞれ二つ
の制御ライン44a 〜44i および46a〜46i を有してお
り、該制御ラインは、その第１、第２または第３の入力
のうちのいずれかがその出力まで、したがってそれぞれ
の論理関数ユニットモジュールのクロック入力まで通過
することを制御するために使用可能である。各制御ライ
ン44a 〜44i および46a 〜46i は、それぞれの行用のＶ
ｃｃライン48および接地ライン50ならびに汎用相互接続
ライン14a 〜14c 、16a 〜16c および18a 〜18cと交差
して示されている。Ｖｃｃライン、接地ラインおよび汎
用相互接続ラインと制御ラインとの交差はユーザプログ
ラマブル相互接続エレメントと共に形成されており、該
エレメントは各論理関数ユニットモジュール12a 〜12i
用のクロック源を個別に選択するようにプログラムする
ことが可能である。
【００３０】図３のクロック信号分配ネットワークにお
いて、いずれの論理関数ユニットモジュール12a 〜12i
へのクロック信号パスも、入出力パッド24、入力バッフ
ァ26および28、分配ワイヤ、マルチプレクサ32a 〜32i
ならびに順次エレメントのクロック入力ノードを含んで
いる。アンティフューズおよびプログラムに必要な高電
圧のために信号パスに必要とされる高電圧装置のような
ユーザプログラマブル相互接続エレメントが存在しない
ことにより、従来技術クロック分配構成において使用さ
れている高電圧および低電圧トランジスタを結合させる
代わりに低電圧高性能トランジスタを使用してクロック
信号パスを最適化し得る。低電圧トランジスタは、薄い
酸化物絶縁層および低容量を有する浅い接合を有するの
で、高電圧トランジスタと比較してより優れた性能を提
供する。
【００３１】本発明のもう一つの態様によると、クロッ
ク分配ラインはそのキャパシタンス、抵抗および金属電
流の電子移動を最適化するように物理的にレイアウトさ
れる。図４を参照すると、金属相互接続層の平面図が、
本発明によるクロックライン30a 、30b および30c の好
ましいレイアウトを示すために論理モジュール、マルチ
プレクサおよびインバータのみを示している論理モジュ
ールアレイのブロック図上に重ねられている。図４から
分かるように、クロックライン30a 、30b および30c
は、分配バスの端部の第１の幅から反対側端部の第２の
より狭い幅までテーパがつけられている金属層の導体か
ら形成されている。42行と17列とを有する実際の実施例
において、クロック分配導体30a 、30b および30c は第
２の金属層を有していると共に、約16〜20ミクロンの範
囲の幅を有する 。クロック分配導体30a 、30b および
30c の各々は、約10.4ミクロンで始まる幅を有してお
り、その反対側端部で約4 ミクロンの幅に線形にテーパ
している。クロック分配導線30a 、30b および30c をテ
ーパすることにより、クロックラインの抵抗、キャパシ
タンスおよび金属電流電子移動についての必要条件が最
適化される。クロック分配導体30a 、30b および30c
は、バッファ52a 〜52d によって駆動されるように示さ
れている。
【００３２】以上、本発明の実施例および応用例を図示
且つ記載したが、当業者には、本発明の概念から逸脱し
なければ上記に記載したもの以外にさらに多くの変更が
可能であることが明らかであろう。したがって、本発明
は、請求項の範囲内であれば限定されるものではない。
【図面の簡単な説明】
【図１】プログラマブル相互接続アーキテクチャと共に
使用される一つの従来技術プログラマブルクロックネッ
トワークを示す略図である。
【図２】プログラマブル相互接続アーキテクチャと共に
使用される歪の小さい他の従来技術プログラマブルクロ
ックネットワークを示す略図である。
【図３】本発明の好ましい実施例によるクロック分配ネ
ットワークを示す略図である。
【図４】本発明によるクロックラインの好ましいレイア
ウトを示すために金属相互接続層の平面図と組み合わさ
れた論理モジュールアレイのブロック図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/096 Ａ 8321−5Ｊ (72)発明者 キン・ダブリユ・チヤン アメリカ合衆国、カリフオルニア・94022、 ロス・アルトス、リバーサイド・ドライ ブ・697 (72)発明者 ウイリアム・シー・プランツ アメリカ合衆国、カリフオルニア・95051、 サンタ・クララ、ブルツクデイル・ドライ ブ・3295、アパートメント・ナンバー・３

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 アレイ内に配置され、各々がデータ入力
    および出力を有し、且つ少なくともいくつかがクロック
    入力を有する順次論理エレメントを含む複数のユーザプ
    ログラマブル論理エレメントを含むユーザプログラマブ
    ル論理アレイアーキテクチャと、さらに互いに接続可能
    であると共に前記論理エレメントの入力および出力に接
    続可能な複数の汎用相互接続ラインとを含む集積回路に
    おいて、クロック分配アーキテクチャが、 前記集積回路上の少なくとも一つのクロック入力ピン
    と、 前記アレイ内に配置されている複数のクロック分配ライ
    ンと、 前記少なくとも一つのクロック入力ピンに接続された入
    力と前記クロック分配ラインの少なくとも一つに接続さ
    れた出力とを有する少なくとも一つのバッファ増幅器を
    含むバッファリング手段と、 出力と、前記クロック分配ラインの少なくとも一つに接
    続された入力とを有する少なくとも一つの反転手段と、 各々が、前記クロック分配ラインの一つに接続された第
    １の入力と、前記少なくとも一つの反転手段の出力に接
    続された第２の入力と、ユーザプログラマブルエレメン
    トを介して前記汎用相互接続ラインの少なくとも一つに
    接続可能なクロック信号ラインに接続された第３の入力
    と、結合されている論理エレメントのクロック入力に接
    続された出力と、前記第１、第２、第３の入力のうちの
    いずれを前記出力に接続するかを選択するための手段と
    を有する前記論理エレメントの各々に結合されているマ
    ルチプレクサ手段とを含むクロック分配アーキテクチ
    ャ。
  2. 【請求項２】 前記クロック信号ラインが、少なくとも
    一つの前記汎用相互接続ラインと少なくとも一つの前記
    ユーザプログラマブルエレメントとを介して前記集積回
    路の第２の入出力ピンに直接または間接に接続可能であ
    る請求項１に記載のクロック分配アーキテクチャ。
  3. 【請求項３】 前記複数のクロック分配ラインの各々
    が、少なくとも一つの共通分配バスから分岐する前記集
    積回路の導電層を含み、さらに前記複数のクロック分配
    ラインの各々が、前記分配バスとの接合部の第１の幅か
    ら末梢端部の第２のより狭い幅までテーパされている請
    求項１に記載のクロック分配アーキテクチャ。
  4. 【請求項４】 各々が、データ入力および出力を有する
    と共にアレイ内に配置された複数のユーザプログラマブ
    ル論理エレメントと、互いに接続可能であると共に前記
    論理エレメントの前記入力および出力に接続され得る複
    数の汎用相互接続ラインとを含む集積回路において、ク
    ロック分配アーキテクチャが、 前記集積回路上の少なくとも一つのクロック入力ピン
    と、 前記アレイに配置されている複数のクロック分配ライン
    と、 前記少なくとも一つのクロック入力ピンに接続された入
    力と前記クロック分配ラインの少なくとも一つに接続さ
    れた出力とを有する少なくとも一つのバッファ増幅器を
    含むバッファリング手段と、 出力と、前記クロック分配ラインの少なくとも一つに接
    続された入力とを有する少なくとも一つの反転手段と、 各々が、前記クロック分配ラインの一つに接続された第
    １の入力と、前記少なくとも一つの反転手段の出力に接
    続された第２の入力と、ユーザプログラマブルエレメン
    トを介して前記汎用相互接続ラインの少なくとも一つに
    接続可能なクロック信号ラインに接続された第３の入力
    と、結合されている論理エレメントの入力に接続された
    出力と、前記第１、第２、第３の入力のうちのいずれを
    前記出力に接続するかを選択するための手段とを有する
    前記論理エレメントの各々に結合されているマルチプレ
    クサ手段とを含むクロック分配アーキテクチャ。
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