JP2611470B2 - 電流供給回路 - Google Patents
電流供給回路Info
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- JP2611470B2 JP2611470B2 JP2015029A JP1502990A JP2611470B2 JP 2611470 B2 JP2611470 B2 JP 2611470B2 JP 2015029 A JP2015029 A JP 2015029A JP 1502990 A JP1502990 A JP 1502990A JP 2611470 B2 JP2611470 B2 JP 2611470B2
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- mos
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電流供給回路に係り、特にLEDアレイの光出
力を光源とする電子写真方式のプリンタに使用し、LED
アレイに電流を供給するための電流供給回路に関するも
のである。
力を光源とする電子写真方式のプリンタに使用し、LED
アレイに電流を供給するための電流供給回路に関するも
のである。
従来、この種の電流供給回路は、駆動信号として必要
な一定の出力電流を得るための一定の電圧と印加電圧源
との振幅を有する急峻なパルス信号により出力電流のO
N,OFFは決定されていた。
な一定の出力電流を得るための一定の電圧と印加電圧源
との振幅を有する急峻なパルス信号により出力電流のO
N,OFFは決定されていた。
また、従来の電流供給回路において、複数個の発光ダ
イオードに大電流を供給する場合、印加電圧源の電源パ
ターン上に電圧低下が発生し、カレントミラー回路を構
成するペアのPCH MOS FETのソース電位が等しくなくな
り、ペアの間隔が大きくなる程、電圧低下が大きくなつ
ていた。
イオードに大電流を供給する場合、印加電圧源の電源パ
ターン上に電圧低下が発生し、カレントミラー回路を構
成するペアのPCH MOS FETのソース電位が等しくなくな
り、ペアの間隔が大きくなる程、電圧低下が大きくなつ
ていた。
従来の電流供給回路の一例を第４図に示し説明する。
図において、31は印加電圧源で、この印加電圧源31は
PCH MOS FET33,34,35,36,37に供給される。ここで、PCH
MOS FET33はPCH MOS FET34〜37の各々と共にカレント
ミラー回路を構成するものである。したがつて、すべて
同一の電圧−電流特性を持つている。
PCH MOS FET33,34,35,36,37に供給される。ここで、PCH
MOS FET33はPCH MOS FET34〜37の各々と共にカレント
ミラー回路を構成するものである。したがつて、すべて
同一の電圧−電流特性を持つている。
いま、PCH MOS FET33のゲート電位は、印字情報I,n,n
＋I,IInを入力とする。PCH MOS FET38,39,40,41を介し
てPCH MOS FET34〜37の各ゲート部に接続される。そし
て、PCH MOS FET38〜40がONのときカレントミラー回路
によりPCH MOS FET34〜37より出力電流が得られる。
＋I,IInを入力とする。PCH MOS FET38,39,40,41を介し
てPCH MOS FET34〜37の各ゲート部に接続される。そし
て、PCH MOS FET38〜40がONのときカレントミラー回路
によりPCH MOS FET34〜37より出力電流が得られる。
ここで、PCH MOS FET33のゲート・ソース間電圧V
GS(0)とPCH MOS FET34〜37の各ゲート・ソース間電圧V
GS(1),VGS(n+1),VGS(2n)は、印加電圧源31の電源用アル
ミパターン上の抵抗器（寄生抵抗）46（R1）,47（Rn）,
48（Rn+1）,49（R2n）による電圧降下のため等しくなら
ない。この第４図ではVGS(0)＞VGS(1)＞VGS(n)＞V
GS(n+1)＞VGS(2n)となり、Ｉ＞I1＞In＞In+1＞I2nとな
るため、均一な出力電流が得られない。42,43…45は発
光ダイオードである。
GS(0)とPCH MOS FET34〜37の各ゲート・ソース間電圧V
GS(1),VGS(n+1),VGS(2n)は、印加電圧源31の電源用アル
ミパターン上の抵抗器（寄生抵抗）46（R1）,47（Rn）,
48（Rn+1）,49（R2n）による電圧降下のため等しくなら
ない。この第４図ではVGS(0)＞VGS(1)＞VGS(n)＞V
GS(n+1)＞VGS(2n)となり、Ｉ＞I1＞In＞In+1＞I2nとな
るため、均一な出力電流が得られない。42,43…45は発
光ダイオードである。
上述した従来の電流供給回路における前者の電流供給
回路では、複数の大電流出力が同時に要求されるため、
ノイズ発生等による誤動作が発生するという課題があつ
た。
回路では、複数の大電流出力が同時に要求されるため、
ノイズ発生等による誤動作が発生するという課題があつ
た。
また、後者の電流供給回路では、電圧低下が発生し、
ミラー効果がうすれるため、基準電流源と異なる出力電
流をLEDアレイに供給することになる。したがつて、各L
EDに対し均一な電流が供給されないため、光出力がバラ
ツキ、印字データ上濃淡が生じるという課題があつた。
ミラー効果がうすれるため、基準電流源と異なる出力電
流をLEDアレイに供給することになる。したがつて、各L
EDに対し均一な電流が供給されないため、光出力がバラ
ツキ、印字データ上濃淡が生じるという課題があつた。
本発明の電流供給回路は、カレントミラー回路と、こ
のカレントミラー回路に接続される定電流源と、上記カ
レントミラー回路の基準電流のスイツチングを制御する
ためのトランスミツシヨンゲートと、このトランスミツ
シヨンゲートの出力を入力とする積分器とを含むもので
ある。
のカレントミラー回路に接続される定電流源と、上記カ
レントミラー回路の基準電流のスイツチングを制御する
ためのトランスミツシヨンゲートと、このトランスミツ
シヨンゲートの出力を入力とする積分器とを含むもので
ある。
また、本発明の別の発明による電流供給回路は、カレ
ントミラー回路を複数設け、この複数のカレントミラー
回路にそれぞれ接続される複数の定電流源と、出力電流
のスイツチング制御を行うMOS FETと、上記複数のカレ
ントミラー回路の基準電流を出力する並列出力バツフア
を含むものである。
ントミラー回路を複数設け、この複数のカレントミラー
回路にそれぞれ接続される複数の定電流源と、出力電流
のスイツチング制御を行うMOS FETと、上記複数のカレ
ントミラー回路の基準電流を出力する並列出力バツフア
を含むものである。
本発明においては、駆動電流としてdi/dtを小さく
し、また、本発明の別の発明においては、カレントミラ
ー回路を構成するPCH MOS FETのソース部の電位を均一
にする。
し、また、本発明の別の発明においては、カレントミラ
ー回路を構成するPCH MOS FETのソース部の電位を均一
にする。
以下、図面に基づき本発明の実施例を詳細に説明す
る。
る。
第１図は本発明による電流供給回路の一実施例を示す
回路図である。
回路図である。
図において、１は印加電圧源、２はこの印加電圧源１
が供給されるPCH MOS FETで、このPCH MOS FET2はPCH M
OS FET9−１〜９−ｎと共にカレントミラー回路を構成
している。３はPCH MOS FET2に接続された定電流源、４
−１〜４−ｎは発光ダイオード、５−１〜５−ｎはPCH
MOS FET、６−１〜６−ｎはカレントミラー回路の基準
電流のスイツチングを制御するためのトランスミツシヨ
ンゲート、７−１〜７−ｎはこのトランスミツシヨンゲ
ート６−１〜６−ｎの出力を入力とする積分器、８−１
〜８−ｎはインバータ、10−１〜10−ｎはそれぞれDATA
1〜DATAnが印加される端子である。
が供給されるPCH MOS FETで、このPCH MOS FET2はPCH M
OS FET9−１〜９−ｎと共にカレントミラー回路を構成
している。３はPCH MOS FET2に接続された定電流源、４
−１〜４−ｎは発光ダイオード、５−１〜５−ｎはPCH
MOS FET、６−１〜６−ｎはカレントミラー回路の基準
電流のスイツチングを制御するためのトランスミツシヨ
ンゲート、７−１〜７−ｎはこのトランスミツシヨンゲ
ート６−１〜６−ｎの出力を入力とする積分器、８−１
〜８−ｎはインバータ、10−１〜10−ｎはそれぞれDATA
1〜DATAnが印加される端子である。
そして、トランスミツシヨンゲート６−１〜６−ｎの
NCH MOS FETのゲート部はPCH MOS FET5−１〜５−ｎの
ゲート部と共にDATA1〜DATAnが印加される端子10−１〜
10−ｎにそれぞれ接続され、そのPCH MOS FETのゲート
部にはDATA1〜DATAnの反転信号であるインバータ８−１
〜８−ｎの出力がそれぞれ接続されている。
NCH MOS FETのゲート部はPCH MOS FET5−１〜５−ｎの
ゲート部と共にDATA1〜DATAnが印加される端子10−１〜
10−ｎにそれぞれ接続され、そのPCH MOS FETのゲート
部にはDATA1〜DATAnの反転信号であるインバータ８−１
〜８−ｎの出力がそれぞれ接続されている。
第２図は第１図に示す実施例の各部の波形を示すタイ
ムチヤートで、（ａ）はDATA1を示したものであり、
（ｂ）はDATAn、（ｃ）は積分器出力電圧（PCH MOS FET
9−１のゲート部入力信号）、（ｄ）は積分器出力電圧
（PCH MOS FET9−ｎのゲート部入力信号）、（ｅ）は出
力電流I1、（ｆ）は出力電流Inを示したものである。
ムチヤートで、（ａ）はDATA1を示したものであり、
（ｂ）はDATAn、（ｃ）は積分器出力電圧（PCH MOS FET
9−１のゲート部入力信号）、（ｄ）は積分器出力電圧
（PCH MOS FET9−ｎのゲート部入力信号）、（ｅ）は出
力電流I1、（ｆ）は出力電流Inを示したものである。
つぎにこの第１図に示す実施例の動作を説明する。
まず、この第１図に示す電流供給回路は、電子写真方
式のプリンタでは、感光ドラムに対向して、LEDアレイ
等の発光素子列を設け、これらに二値信号を送り、点灯
させることにより印字情報をプリントさせるものであ
る。ここで、LEDアレイなどの発光素子列は駆動時間，
駆動電流により決まる発光エネルギーが制御されてい
る。
式のプリンタでは、感光ドラムに対向して、LEDアレイ
等の発光素子列を設け、これらに二値信号を送り、点灯
させることにより印字情報をプリントさせるものであ
る。ここで、LEDアレイなどの発光素子列は駆動時間，
駆動電流により決まる発光エネルギーが制御されてい
る。
第１図に示す実施例では、出力トランジスタであるP
CH MOS FET9−1,9−ｎを台形状の波形により駆動しよう
とするものである。そして、前述したように、印加電圧
源１が供給されるPCH MOS FET2はPCH MOS FET9−1,9−
ｎと共にカレントミラー回路を構成している。したがつ
て、PCH MOS FET2を流れる定電流Ｉと等しい出力電流
I1,InがPCH MOS FET9−1,9−ｎにより発光ダイオード４
−1,4−ｎにそれぞれ供給できる。
CH MOS FET9−1,9−ｎを台形状の波形により駆動しよう
とするものである。そして、前述したように、印加電圧
源１が供給されるPCH MOS FET2はPCH MOS FET9−1,9−
ｎと共にカレントミラー回路を構成している。したがつ
て、PCH MOS FET2を流れる定電流Ｉと等しい出力電流
I1,InがPCH MOS FET9−1,9−ｎにより発光ダイオード４
−1,4−ｎにそれぞれ供給できる。
PCH MOS FET5−1,5−ｎ、トランスミツシヨンゲート
６−1,6−ｎ、インバータ８−1,8−ｎは端子10−1,10−
ｎに印加されるDATA1,DATAnによつてPCH MOS FET9−1,9
−ｎをそれぞれON,OFFに制御するためのスイツチ機能を
有している。そして、DATA1が「Ｈ」レベルのとき、ト
ランスミツシヨンゲート６−１はON状態、PCH MOS FET5
−１はOFF状態となり、PCH MOS FET2のゲート電位がPCH
MOS FET9−１のゲート部に印加され、I1＝Ｉとなる。
また、DATE1が「Ｌ」レベルのとき、トランスミツシヨ
ンゲート６−１はOFF状態,PCH MOS FET5−１はON状態と
なり、PCH MOS FET9−１のゲート部は「Ｈ」レベルとな
り、I1＝０であり、発光ダイオード４−１に電流は供給
されない。DATAnについても同様の関係が成立する。
６−1,6−ｎ、インバータ８−1,8−ｎは端子10−1,10−
ｎに印加されるDATA1,DATAnによつてPCH MOS FET9−1,9
−ｎをそれぞれON,OFFに制御するためのスイツチ機能を
有している。そして、DATA1が「Ｈ」レベルのとき、ト
ランスミツシヨンゲート６−１はON状態、PCH MOS FET5
−１はOFF状態となり、PCH MOS FET2のゲート電位がPCH
MOS FET9−１のゲート部に印加され、I1＝Ｉとなる。
また、DATE1が「Ｌ」レベルのとき、トランスミツシヨ
ンゲート６−１はOFF状態,PCH MOS FET5−１はON状態と
なり、PCH MOS FET9−１のゲート部は「Ｈ」レベルとな
り、I1＝０であり、発光ダイオード４−１に電流は供給
されない。DATAnについても同様の関係が成立する。
つぎに、印字情報を意味するDATA1,DATAnのデイジタ
ル信号はPCH MOS FET5−1,5−ｎ、トランスミツシヨン
ゲート６−1,6−ｎ、インバータ８−1,8−ｎにより積分
器７−1,7−ｎをそれぞれ介してPCH MOS FET9−1,9−ｎ
にそれぞれ供給される。そして、積分器７−1,7−ｎは
台形状の波形を出力するものでdv/dtを小さくするため
のものである。したがつて、PCH MOS FET9−1,9−ｎに
より供給される出力電流I1,Inのdi/dtを小さくすること
ができる。
ル信号はPCH MOS FET5−1,5−ｎ、トランスミツシヨン
ゲート６−1,6−ｎ、インバータ８−1,8−ｎにより積分
器７−1,7−ｎをそれぞれ介してPCH MOS FET9−1,9−ｎ
にそれぞれ供給される。そして、積分器７−1,7−ｎは
台形状の波形を出力するものでdv/dtを小さくするため
のものである。したがつて、PCH MOS FET9−1,9−ｎに
より供給される出力電流I1,Inのdi/dtを小さくすること
ができる。
第２図において、DATA1（第２図（ａ）参照）が
「Ｈ」レベルのとき、積分器出力電圧と同等の波形が出
力電流I1（第２図（ｅ）参照）として得られ、また、DA
TAn（第２図（ｂ）参照）が「Ｈ」レベルのとき、出力
電流In（第２図（ｆ）参照）として得られることを示
す。
「Ｈ」レベルのとき、積分器出力電圧と同等の波形が出
力電流I1（第２図（ｅ）参照）として得られ、また、DA
TAn（第２図（ｂ）参照）が「Ｈ」レベルのとき、出力
電流In（第２図（ｆ）参照）として得られることを示
す。
そして、ｎ個の発光ダイオードに対してすべて同時に
駆動する場合においてもdi/diは小さくなり、最も有効
である。このように、駆動電流としてdi/dtを小さくす
ることにより、ノイズ発生防止などが可能である。
駆動する場合においてもdi/diは小さくなり、最も有効
である。このように、駆動電流としてdi/dtを小さくす
ることにより、ノイズ発生防止などが可能である。
第３図は本発明の他の実施例を示す回路図である。
この第３図において、第１図と同一符号のものは相当
部分を示し、３−1,3−２は電流値が同一である定電流
源、11,12・・・20はPCH MOS FETで、印加電圧源１が供
給されるPCH MOS FET11はPCH MOS FET13と共にカレント
ミラー回路を構成しており、PCH MOS FET14に対しても
同様である。また、PCH MOS FET12はPCH MOS FET16と共
にカレントミラー回路を構成しており、PCH MOS FET15
に対しても同様である。そいて、このカレントミラー回
路には定電流源３−1,3−２がそれぞれ接続されてい
る。PCH MOS FET17,18・・・20は出力電流のスイツチン
グ制御を行うMOS FETであり、PCH MOS FET13,14・・・1
6はカレントミラー回路の基準電流を出力する並列出力
バツフアを構成している。
部分を示し、３−1,3−２は電流値が同一である定電流
源、11,12・・・20はPCH MOS FETで、印加電圧源１が供
給されるPCH MOS FET11はPCH MOS FET13と共にカレント
ミラー回路を構成しており、PCH MOS FET14に対しても
同様である。また、PCH MOS FET12はPCH MOS FET16と共
にカレントミラー回路を構成しており、PCH MOS FET15
に対しても同様である。そいて、このカレントミラー回
路には定電流源３−1,3−２がそれぞれ接続されてい
る。PCH MOS FET17,18・・・20は出力電流のスイツチン
グ制御を行うMOS FETであり、PCH MOS FET13,14・・・1
6はカレントミラー回路の基準電流を出力する並列出力
バツフアを構成している。
21,22・・・24は発光ダイオード、25（R1）,26
（Rn）,27（Rn+1）,28（R2n）は抵抗器（寄生抵抗）で
ある。
（Rn）,27（Rn+1）,28（R2n）は抵抗器（寄生抵抗）で
ある。
つぎにこの第３図に示す実施例の動作を説明する。
まず、この第３図に示す電流供給回路は、電子写真方
式のプリンタでは、感光ドラムに対向して、LEDアレイ
などの発光素子列を設け、これらに二値信号を送り、点
滅させることにより、印字情報をプリントするものであ
る。ここで、LEDアレイなどの発光素子列は駆動時間，
駆動電流により決まる発光エネルギーの均一性が要求さ
れる。
式のプリンタでは、感光ドラムに対向して、LEDアレイ
などの発光素子列を設け、これらに二値信号を送り、点
滅させることにより、印字情報をプリントするものであ
る。ここで、LEDアレイなどの発光素子列は駆動時間，
駆動電流により決まる発光エネルギーの均一性が要求さ
れる。
第３図に示す実施例では、電流値が同じである２個の
定電流源３−1,3−２を使用し、PCH MOS FET13〜16に対
するカレントミラー効果を達成しようとするものであ
る。
定電流源３−1,3−２を使用し、PCH MOS FET13〜16に対
するカレントミラー効果を達成しようとするものであ
る。
つぎに、印加電圧源１が供給されるPCH MOS FET11はP
CH MOS FET13と共にカレントミラー回路を構成してお
り、PCH MOS FET14に対しても同様である。つまり、PCH
MOS FET11,13,14は同一の電圧−電流特性を有してお
り、PCH MOS FET11のゲート・ソース間電圧をVGS(0),P
CH MOS FET13,14のゲート・ソース間電圧をVGS(1),V
GS(n)とすると、VGS(0)＝VGS(1),VGS(0)＝VGS(n)のと
き、PCH MOS FET11に流れる定電流Ｉと等しい出力電流
がPCH MOS FET13,14により発光ダイオード21,22に供給
できる。
CH MOS FET13と共にカレントミラー回路を構成してお
り、PCH MOS FET14に対しても同様である。つまり、PCH
MOS FET11,13,14は同一の電圧−電流特性を有してお
り、PCH MOS FET11のゲート・ソース間電圧をVGS(0),P
CH MOS FET13,14のゲート・ソース間電圧をVGS(1),V
GS(n)とすると、VGS(0)＝VGS(1),VGS(0)＝VGS(n)のと
き、PCH MOS FET11に流れる定電流Ｉと等しい出力電流
がPCH MOS FET13,14により発光ダイオード21,22に供給
できる。
また、PCH MOS FET12とPCH MOS FET15,16についても
同様である。
同様である。
このように、PCH MOS FET13〜16を２グループに分割
することにより、PCH MOS FET11,12のソース部との配線
長を小さくすることができるので、印加電圧源１の電源
用アルミパターン上の電圧低下が減少する。したがつ
て、 VGS(0)≒VGS(1)≒VGS(n),VGS(0)≒VGS(n+1)≒VGS(2n) が成立し、 Ｉ≒I1≒In,I≒n+1I≒I2n の関係が得られ均一な出力電流が各発光ダイオードに供
給できる。
することにより、PCH MOS FET11,12のソース部との配線
長を小さくすることができるので、印加電圧源１の電源
用アルミパターン上の電圧低下が減少する。したがつ
て、 VGS(0)≒VGS(1)≒VGS(n),VGS(0)≒VGS(n+1)≒VGS(2n) が成立し、 Ｉ≒I1≒In,I≒n+1I≒I2n の関係が得られ均一な出力電流が各発光ダイオードに供
給できる。
以上説明したように本発明は、駆動電流としてdi/dt
を小さくすることにより、ノイズ発生防止等が可能とな
るという効果がある。
を小さくすることにより、ノイズ発生防止等が可能とな
るという効果がある。
また、カレントミラー回路を構成するPCH MOS FETの
ソース部の電位を均一にすることにより、カレントミラ
ー効果により、均一な出力電流が得られる効果がある。
ソース部の電位を均一にすることにより、カレントミラ
ー効果により、均一な出力電流が得られる効果がある。
第１図は本発明による電流供給回路の一実施例を示す回
路図、第２図は第１図に示す実施例の各部の波形を示す
タイムチヤート、第３図は本発明の他の実施例を示す回
路図、第４図は従来の電流供給回路の一例を示す回路図
である。 １……印加電圧源、２……PCH MOS FET、3,3−1,3−２
……定電流源、４−１〜４−ｎ……発光ダイオード、５
−1,5−２……PCH MOS FET、６−１〜６−ｎ……トラン
スミツシヨンゲート、７−１〜７−ｎ……積分器、８−
１〜８−ｎ……インバータ、９−１〜９−ｎ……PCH MO
S FET、11〜20……PCH MOS FET、21〜24……発光ダイオ
ード、25〜28……抵抗器。
路図、第２図は第１図に示す実施例の各部の波形を示す
タイムチヤート、第３図は本発明の他の実施例を示す回
路図、第４図は従来の電流供給回路の一例を示す回路図
である。 １……印加電圧源、２……PCH MOS FET、3,3−1,3−２
……定電流源、４−１〜４−ｎ……発光ダイオード、５
−1,5−２……PCH MOS FET、６−１〜６−ｎ……トラン
スミツシヨンゲート、７−１〜７−ｎ……積分器、８−
１〜８−ｎ……インバータ、９−１〜９−ｎ……PCH MO
S FET、11〜20……PCH MOS FET、21〜24……発光ダイオ
ード、25〜28……抵抗器。
Claims (2)
- 【請求項１】カレントミラー回路と、このカレントミラ
ー回路に接続される定電流源と、前記カレントミラー回
路の基準電流のスイツチングを制御するためのトランス
ミツシヨンゲートと、このトランスミツシヨンゲートの
出力を入力とする積分器とを含むことを特徴とする電流
供給回路。 - 【請求項２】カレントミラー回路を複数設け、この複数
のカレントミラー回路にそれぞれ接続される複数の定電
流源と、出力電流のスイツチング制御を行うMOS FET
と、前記複数のカレントミラー回路の基準電流を出力す
る並列出力バツフアを含むことを特徴とする電流供給回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015029A JP2611470B2 (ja) | 1990-01-26 | 1990-01-26 | 電流供給回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015029A JP2611470B2 (ja) | 1990-01-26 | 1990-01-26 | 電流供給回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03222632A JPH03222632A (ja) | 1991-10-01 |
| JP2611470B2 true JP2611470B2 (ja) | 1997-05-21 |
Family
ID=11877410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015029A Expired - Fee Related JP2611470B2 (ja) | 1990-01-26 | 1990-01-26 | 電流供給回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2611470B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008076666A (ja) * | 2006-09-20 | 2008-04-03 | Fuji Electric Holdings Co Ltd | 有機ｅｌ素子の駆動回路 |
| JP4985669B2 (ja) * | 2009-02-05 | 2012-07-25 | 株式会社デンソー | 発光ダイオード駆動回路 |
-
1990
- 1990-01-26 JP JP2015029A patent/JP2611470B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH03222632A (ja) | 1991-10-01 |
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