JP2606601Y2 - 速度検出装置 - Google Patents
速度検出装置Info
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- JP2606601Y2 JP2606601Y2 JP1993038596U JP3859693U JP2606601Y2 JP 2606601 Y2 JP2606601 Y2 JP 2606601Y2 JP 1993038596 U JP1993038596 U JP 1993038596U JP 3859693 U JP3859693 U JP 3859693U JP 2606601 Y2 JP2606601 Y2 JP 2606601Y2
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- speed
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- Control Of Velocity Or Acceleration (AREA)
Description
【０００１】
【産業上の利用分野】この考案は、例えば鉄道車両の速
度や加速度・減速度を検出する速度検出装置に関する。
度や加速度・減速度を検出する速度検出装置に関する。
【０００２】
【従来の技術】鉄道車両等においては、制動時における
車輪およびレール間の擦傷を防止するとともに、制動距
離の延伸を極力短く抑える必要がある。この場合、制動
時に車輪およびレール間に発生する相対的な滑りを少な
くするため、車両の速度と減速時の減速度とを短時間か
つ高精度に検出し、これにより制動力を随時制御するこ
とが必要になる。
車輪およびレール間の擦傷を防止するとともに、制動距
離の延伸を極力短く抑える必要がある。この場合、制動
時に車輪およびレール間に発生する相対的な滑りを少な
くするため、車両の速度と減速時の減速度とを短時間か
つ高精度に検出し、これにより制動力を随時制御するこ
とが必要になる。
【０００３】従来よりこのような目的から、鉄道車両等
の車輪の回転に対応して歯車を回転させてパルス（以
下、速度パルスと称する。）を発生させる速度発電機を
設置し、そのパルス数を所定のサンプリング期間毎に計
数することにより車両等の速度や加速度・減速度を検出
する装置が開発されている。出願人は、この種の装置の
一例として特願平４−２０２９２号を既に提案してい
る。
の車輪の回転に対応して歯車を回転させてパルス（以
下、速度パルスと称する。）を発生させる速度発電機を
設置し、そのパルス数を所定のサンプリング期間毎に計
数することにより車両等の速度や加速度・減速度を検出
する装置が開発されている。出願人は、この種の装置の
一例として特願平４−２０２９２号を既に提案してい
る。
【０００４】図４は、特願平４−２０２９２号に開示し
た速度検出装置の検出回路の構成を示すブロック図であ
る。この図において、１は波形整形回路であり、図示し
ない速度発電機から出力される速度パルスＰＬＳを波形
整形し、これを速度パルスＰＬＳ１として出力する。２
はカウンタ回路であり、波形整形回路１から出力される
速度パルスＰＬＳ１をカウントし、このカウント値ＣＮ
Ｔを出力する。３はラッチ回路であり、基準クロック発
生回路４から出力されるラッチ信号ＬＡＴを受けてカウ
ンタ回路２から出力されるカウント値ＣＮＴをラッチす
る。
た速度検出装置の検出回路の構成を示すブロック図であ
る。この図において、１は波形整形回路であり、図示し
ない速度発電機から出力される速度パルスＰＬＳを波形
整形し、これを速度パルスＰＬＳ１として出力する。２
はカウンタ回路であり、波形整形回路１から出力される
速度パルスＰＬＳ１をカウントし、このカウント値ＣＮ
Ｔを出力する。３はラッチ回路であり、基準クロック発
生回路４から出力されるラッチ信号ＬＡＴを受けてカウ
ンタ回路２から出力されるカウント値ＣＮＴをラッチす
る。
【０００５】基準クロック発生回路４は、図示しないＣ
ＰＵ（中央処理装置）に対して一定周期τ（以下、サン
プリング期間τと称する。）毎に割り込み信号ＩＮＴを
出力する。ＣＰＵは、この割り込み信号ＩＮＴを受けて
ラッチ回路３へ読み取り指令ＲＣＶを出力する。ラッチ
回路３は、この読み取り指令ＲＣＶに応じ、ラッチして
いるカウント値ＣＮＴを速度発電機の速度パルス計数値
としてＣＰＵへ出力する。また、カウンタ回路２は、基
準クロック発生回路４から出力されるクリア信号ＣＬＲ
によってクリアされる。
ＰＵ（中央処理装置）に対して一定周期τ（以下、サン
プリング期間τと称する。）毎に割り込み信号ＩＮＴを
出力する。ＣＰＵは、この割り込み信号ＩＮＴを受けて
ラッチ回路３へ読み取り指令ＲＣＶを出力する。ラッチ
回路３は、この読み取り指令ＲＣＶに応じ、ラッチして
いるカウント値ＣＮＴを速度発電機の速度パルス計数値
としてＣＰＵへ出力する。また、カウンタ回路２は、基
準クロック発生回路４から出力されるクリア信号ＣＬＲ
によってクリアされる。
【０００６】１１はＤフリップフロップである。このＤ
フリップフロップ１１には、波形整形回路１から出力さ
れる速度パルスＰＬＳ１がクロックＣＫとして入力され
るとともに、常にＨｉｇｈレベルの信号がデータＤとし
て入力される。また、Ｄフリップフロップ１１は、基準
クロック発生回路４から出力されるクリア信号ＣＬＲに
よってクリアされる。１４はＡＮＤゲートであり、Ｄフ
リップフロップ１１の出力信号Ｑと基準クロック発生回
路４から出力されるクロック信号ＣＬＫとのＡＮＤをと
り、この結果をクロック信号ＣＬＫ２として出力する。
フリップフロップ１１には、波形整形回路１から出力さ
れる速度パルスＰＬＳ１がクロックＣＫとして入力され
るとともに、常にＨｉｇｈレベルの信号がデータＤとし
て入力される。また、Ｄフリップフロップ１１は、基準
クロック発生回路４から出力されるクリア信号ＣＬＲに
よってクリアされる。１４はＡＮＤゲートであり、Ｄフ
リップフロップ１１の出力信号Ｑと基準クロック発生回
路４から出力されるクロック信号ＣＬＫとのＡＮＤをと
り、この結果をクロック信号ＣＬＫ２として出力する。
【０００７】１２はカウンタ回路である。このカウンタ
回路１２は、ＡＮＤゲート１４から出力されるクロック
信号ＣＬＫ２をカウントし、このカウント値ＣＮＴ１２
を出力するとともに、基準クロック発生回路４から出力
されるクリア信号ＣＬＲによってクリアされる。１３は
ラッチ回路であり、基準クロック発生回路４が速度パル
スＰＬＳ１に基づいて出力するラッチ信号ＬＡＴ１３に
応じてカウンタ回路１２のカウント値ＣＮＴ１２をラッ
チする。また、ラッチ回路１３は、ＣＰＵから供給され
る読み取り指令ＲＣＶ２に応じ、ラッチしているカウン
ト値ＣＮＴ１２をＣＰＵへ出力する。
回路１２は、ＡＮＤゲート１４から出力されるクロック
信号ＣＬＫ２をカウントし、このカウント値ＣＮＴ１２
を出力するとともに、基準クロック発生回路４から出力
されるクリア信号ＣＬＲによってクリアされる。１３は
ラッチ回路であり、基準クロック発生回路４が速度パル
スＰＬＳ１に基づいて出力するラッチ信号ＬＡＴ１３に
応じてカウンタ回路１２のカウント値ＣＮＴ１２をラッ
チする。また、ラッチ回路１３は、ＣＰＵから供給され
る読み取り指令ＲＣＶ２に応じ、ラッチしているカウン
ト値ＣＮＴ１２をＣＰＵへ出力する。
【０００８】なお、カウンタ回路１２は、車両の速度が
所定速度以下になってそのカウント値が所定値を越える
と、オーバーフロー信号ＯＦＬをＣＰＵへ出力する。こ
れにより、ＣＰＵは、現在の速度以下では速度および加
速度・減速度の検出が不可能であることを識別する。
所定速度以下になってそのカウント値が所定値を越える
と、オーバーフロー信号ＯＦＬをＣＰＵへ出力する。こ
れにより、ＣＰＵは、現在の速度以下では速度および加
速度・減速度の検出が不可能であることを識別する。
【０００９】次に、図５に示す各信号のタイミング・チ
ャートを参照し、この検出回路の動作を説明する。ま
ず、基準クロック発生回路４によって割り込み信号ＩＮ
Ｔが立ち上げられると、ＣＰＵは後述する割り込み処理
を行う。また、この割り込み信号ＩＮＴが立ち上げられ
ると、所定のパルス幅のラッチ信号ＬＡＴが基準クロッ
ク発生回路４からラッチ回路３へ出力され、カウンタ回
路２のカウント値ＣＮＴがラッチ回路３によりラッチさ
れる。また、ラッチ信号ＬＡＴが出力されると、所定の
パルス幅のクリア信号ＣＬＲが基準クロック発生回路４
から出力され、カウンタ回路２，１２およびＤフリップ
フロップ１１がクリアされる。
ャートを参照し、この検出回路の動作を説明する。ま
ず、基準クロック発生回路４によって割り込み信号ＩＮ
Ｔが立ち上げられると、ＣＰＵは後述する割り込み処理
を行う。また、この割り込み信号ＩＮＴが立ち上げられ
ると、所定のパルス幅のラッチ信号ＬＡＴが基準クロッ
ク発生回路４からラッチ回路３へ出力され、カウンタ回
路２のカウント値ＣＮＴがラッチ回路３によりラッチさ
れる。また、ラッチ信号ＬＡＴが出力されると、所定の
パルス幅のクリア信号ＣＬＲが基準クロック発生回路４
から出力され、カウンタ回路２，１２およびＤフリップ
フロップ１１がクリアされる。
【００１０】その後、速度パルスＰＬＳ１が１回目に立
ち上がると、カウンタ回路２は速度パルスＰＬＳ１のカ
ウントを開始し、以後、速度パルスＰＬＳ１が立ち上が
る毎にカウントアップを行う。一方、カウンタ回路１２
は、速度パルスＰＬＳ１の１回目の立ち上がりからクロ
ック信号ＣＬＫのクロック数のカウントを開始する。そ
して、速度パルスＰＬＳ１が立ち上がる毎に、所定のパ
ルス幅のラッチ信号ＬＡＴ１３が基準クロック発生回路
４からラッチ回路１３へ出力され、このときのカウンタ
回路１２のカウント値ＣＮＴ１２がラッチ回路１３によ
りラッチされる。
ち上がると、カウンタ回路２は速度パルスＰＬＳ１のカ
ウントを開始し、以後、速度パルスＰＬＳ１が立ち上が
る毎にカウントアップを行う。一方、カウンタ回路１２
は、速度パルスＰＬＳ１の１回目の立ち上がりからクロ
ック信号ＣＬＫのクロック数のカウントを開始する。そ
して、速度パルスＰＬＳ１が立ち上がる毎に、所定のパ
ルス幅のラッチ信号ＬＡＴ１３が基準クロック発生回路
４からラッチ回路１３へ出力され、このときのカウンタ
回路１２のカウント値ＣＮＴ１２がラッチ回路１３によ
りラッチされる。
【００１１】そして、再び基準クロック発生回路４によ
って割り込み信号ＩＮＴが立ち上げられると、基準クロ
ック発生回路４からラッチ信号ＬＡＴが出力され、この
ときのカウンタ回路２のカウント値ＣＮＴがラッチ回路
３によりラッチされる。また、ラッチ信号ＬＡＴが出力
された直後にクリア信号ＣＬＲが基準クロック発生回路
４から出力され、これによりカウンタ回路２，１２およ
びＤフリップフロップ１１がクリアされる。こうして、
割り込み信号ＩＮＴの立ち上がり直後においては、ラッ
チ回路３には図示Ａの値がラッチされ、ラッチ回路１３
には図示Ｂの値がラッチされることになる。
って割り込み信号ＩＮＴが立ち上げられると、基準クロ
ック発生回路４からラッチ信号ＬＡＴが出力され、この
ときのカウンタ回路２のカウント値ＣＮＴがラッチ回路
３によりラッチされる。また、ラッチ信号ＬＡＴが出力
された直後にクリア信号ＣＬＲが基準クロック発生回路
４から出力され、これによりカウンタ回路２，１２およ
びＤフリップフロップ１１がクリアされる。こうして、
割り込み信号ＩＮＴの立ち上がり直後においては、ラッ
チ回路３には図示Ａの値がラッチされ、ラッチ回路１３
には図示Ｂの値がラッチされることになる。
【００１２】一方、ＣＰＵは、割り込み信号ＩＮＴの立
ち上がりに応じて読み取り指令ＲＣＶをラッチ回路３へ
出力する。これにより、ラッチ回路３にラッチされてい
るカウント値ＣＮＴがＣＰＵへ供給される。ＣＰＵは、
このカウント値ＣＮＴから“１”を差し引いて速度パル
ス計数値を得る。また、ＣＰＵは、割り込み信号ＩＮＴ
の立ち上がりに応じて読み取り指令ＲＣＶ２をラッチ回
路１３へ出力する。これにより、ラッチ回路１３にラッ
チされているカウント値ＣＮＴ１２、すなわち速度パル
ス計数値に対応する期間のクロック計数値がＣＰＵへ供
給される。
ち上がりに応じて読み取り指令ＲＣＶをラッチ回路３へ
出力する。これにより、ラッチ回路３にラッチされてい
るカウント値ＣＮＴがＣＰＵへ供給される。ＣＰＵは、
このカウント値ＣＮＴから“１”を差し引いて速度パル
ス計数値を得る。また、ＣＰＵは、割り込み信号ＩＮＴ
の立ち上がりに応じて読み取り指令ＲＣＶ２をラッチ回
路１３へ出力する。これにより、ラッチ回路１３にラッ
チされているカウント値ＣＮＴ１２、すなわち速度パル
ス計数値に対応する期間のクロック計数値がＣＰＵへ供
給される。
【００１３】さらに、ＣＰＵは、上述のようにして得ら
れた速度パルス計数値とこの速度パルス計数値に対応す
る期間のクロック計数値とを用いて、以下に示す数式に
基づいて速度および減速時の減速度を算出する。まず、
図６に示すように、サンプリング期間τにおける速度パ
ルス計数値をｎt、この速度パルス計数値ｎtに対応する
期間のクロック計数値をＮtとすると、クロック計数値
Ｎtを時間（秒）に換算した速度パルス計数期間ｔtは ｔt ＝ １／Ｆ0×Ｎt ……………………………………………（１） Ｆ0：基準クロック発生回路４のクロック周波数（ＨZ） によって与えられる。また、速度パルス計数値ｎtは、 ｎt ＝ （Ｐ×１０3）／（３．６×π×Ｄ）×Ｖ×ｔt ……（２） Ｐ：速度発電機１回転当たりの発生パルス数 Ｄ：車輪径（ｍｍ） π：円周率 Ｖ：車両の速度（ｋｍ／時） によって与えられる。そして、（Ｐ×１０3）／（３．
６×π×Ｄ）＝Ｋと置いて、（２）式を変形すると、速
度Ｖは、 Ｖ ＝ ｎt／（Ｋ×ｔt） …………………………………………（３） によって与えられる。
れた速度パルス計数値とこの速度パルス計数値に対応す
る期間のクロック計数値とを用いて、以下に示す数式に
基づいて速度および減速時の減速度を算出する。まず、
図６に示すように、サンプリング期間τにおける速度パ
ルス計数値をｎt、この速度パルス計数値ｎtに対応する
期間のクロック計数値をＮtとすると、クロック計数値
Ｎtを時間（秒）に換算した速度パルス計数期間ｔtは ｔt ＝ １／Ｆ0×Ｎt ……………………………………………（１） Ｆ0：基準クロック発生回路４のクロック周波数（ＨZ） によって与えられる。また、速度パルス計数値ｎtは、 ｎt ＝ （Ｐ×１０3）／（３．６×π×Ｄ）×Ｖ×ｔt ……（２） Ｐ：速度発電機１回転当たりの発生パルス数 Ｄ：車輪径（ｍｍ） π：円周率 Ｖ：車両の速度（ｋｍ／時） によって与えられる。そして、（Ｐ×１０3）／（３．
６×π×Ｄ）＝Ｋと置いて、（２）式を変形すると、速
度Ｖは、 Ｖ ＝ ｎt／（Ｋ×ｔt） …………………………………………（３） によって与えられる。
【００１４】さらに、図６に示すように、速度パルス計
数値ｎtおよび速度パルス計数期間ｔtが得られた期間の
次のサンプリング期間τにおける速度パルス計数値がｎ
t+1、速度パルス計数期間がｔt+1である場合、減速時の
減速度βは、 β ＝ １／（Ｋ×τ）×（ｎt／ｔt−ｎt+1／ｔt+1） ………（４） によって与えられる。
数値ｎtおよび速度パルス計数期間ｔtが得られた期間の
次のサンプリング期間τにおける速度パルス計数値がｎ
t+1、速度パルス計数期間がｔt+1である場合、減速時の
減速度βは、 β ＝ １／（Ｋ×τ）×（ｎt／ｔt−ｎt+1／ｔt+1） ………（４） によって与えられる。
【００１５】こうして、サンプリング期間τ内に、速度
発電機から出力される速度パルスのうち１周期分のパル
ス波形が出力された速度パルスの計数値ｎtと、この計
数された速度パルスの出力に要した時間の計時値Ｎtと
に基づき、車両の走行速度および減速度が算出される。
発電機から出力される速度パルスのうち１周期分のパル
ス波形が出力された速度パルスの計数値ｎtと、この計
数された速度パルスの出力に要した時間の計時値Ｎtと
に基づき、車両の走行速度および減速度が算出される。
【００１６】
【考案が解決しようとする課題】ところで、上述した従
来の速度検出装置において、速度の検出精度を上げる場
合、サンプリング期間τの整数倍（２倍、３倍等）のサ
イクルで速度演算を行う方法が考えられる。ところが、
上記従来の速度検出装置においては、サンプリング期間
τ毎にカウンタ回路２，１２のカウント値をクリアして
いるため（図５参照）、複数のサンプリング期間τをま
とめた期間について速度演算を行ったとしても、結果と
して検出精度を上げることができなかった。
来の速度検出装置において、速度の検出精度を上げる場
合、サンプリング期間τの整数倍（２倍、３倍等）のサ
イクルで速度演算を行う方法が考えられる。ところが、
上記従来の速度検出装置においては、サンプリング期間
τ毎にカウンタ回路２，１２のカウント値をクリアして
いるため（図５参照）、複数のサンプリング期間τをま
とめた期間について速度演算を行ったとしても、結果と
して検出精度を上げることができなかった。
【００１７】この考案は、このような背景の下になされ
たもので、速度の演算精度を向上し、高精度に速度およ
び加速度・減速度を検出することができる速度検出装置
を提供することを目的としている。
たもので、速度の演算精度を向上し、高精度に速度およ
び加速度・減速度を検出することができる速度検出装置
を提供することを目的としている。
【００１８】
【課題を解決するための手段】この考案は、上述した課
題を解決するために、輸送装置の車輪の回転に伴って速
度発電機から出力される速度パルスに基づき、該輸送装
置の速度および加速度・減速度を検出する検出装置にお
いて、前記速度パルスの出力パルス数を計数する計数手
段と、所定のクロックパルスのクロック数を計数する計
時手段と、所定のサンプリング期間毎に前記計数手段の
計数値を保持する第１の保持手段と、前記速度パルスの
一周期毎に前記計時手段の計数値を保持する第２の保持
手段と、前記サンプリング期間毎に該期間の開始後に最
初に速度パルスが出力された時点の前記計時手段の計数
値を保持する第３の保持手段と、前記サンプリング期間
毎に前記第１乃至第３の保持手段に保持されている計数
値を取り込み、これらを記憶する記憶手段と、前記記憶
手段に記憶された計数値に基づき、前記サンプリング期
間を整数倍した所定の演算期間における前記輸送装置の
走行速度を算出する第１の演算手段と、前記第１の演算
装置によって算出された隣接する２つの演算期間におけ
る走行速度に基づき、前記輸送装置の加速度あるいは減
速度を算出する第２の演算手段とを具備することを特徴
としている。
題を解決するために、輸送装置の車輪の回転に伴って速
度発電機から出力される速度パルスに基づき、該輸送装
置の速度および加速度・減速度を検出する検出装置にお
いて、前記速度パルスの出力パルス数を計数する計数手
段と、所定のクロックパルスのクロック数を計数する計
時手段と、所定のサンプリング期間毎に前記計数手段の
計数値を保持する第１の保持手段と、前記速度パルスの
一周期毎に前記計時手段の計数値を保持する第２の保持
手段と、前記サンプリング期間毎に該期間の開始後に最
初に速度パルスが出力された時点の前記計時手段の計数
値を保持する第３の保持手段と、前記サンプリング期間
毎に前記第１乃至第３の保持手段に保持されている計数
値を取り込み、これらを記憶する記憶手段と、前記記憶
手段に記憶された計数値に基づき、前記サンプリング期
間を整数倍した所定の演算期間における前記輸送装置の
走行速度を算出する第１の演算手段と、前記第１の演算
装置によって算出された隣接する２つの演算期間におけ
る走行速度に基づき、前記輸送装置の加速度あるいは減
速度を算出する第２の演算手段とを具備することを特徴
としている。
【００１９】
【作用】この考案によれば、計数手段が、速度パルスの
出力パルス数を計数し、計時手段が、所定のクロックパ
ルスのクロック数を計数し、第１の保持手段が、所定の
サンプリング期間毎に計数手段の計数値を保持し、第２
の保持手段が、速度パルスの一周期毎に計時手段の計数
値を保持し、第３の保持手段が、前記サンプリング期間
毎に該期間の開始後に最初に速度パルスが出力された時
点の計時手段の計数値を保持する。そして、記憶手段
が、前記サンプリング期間毎に第１乃至第３の保持手段
に保持されている計数値を取り込み、これらを記憶す
る。さらに、第１の演算手段が、記憶手段に記憶された
計数値に基づき、前記サンプリング期間を整数倍した所
定の演算期間における輸送装置の走行速度を算出し、第
２の演算手段が、第１の演算装置によって算出された隣
接する２つの演算期間における走行速度に基づき、輸送
装置の加速度あるいは減速度を算出する。これにより、
サンプリング期間毎に値がクリアされない計数値に基づ
いて、サンプリング期間の整数倍の期間について速度が
算出され、速度および加速度・減速度の演算精度が向上
する。
出力パルス数を計数し、計時手段が、所定のクロックパ
ルスのクロック数を計数し、第１の保持手段が、所定の
サンプリング期間毎に計数手段の計数値を保持し、第２
の保持手段が、速度パルスの一周期毎に計時手段の計数
値を保持し、第３の保持手段が、前記サンプリング期間
毎に該期間の開始後に最初に速度パルスが出力された時
点の計時手段の計数値を保持する。そして、記憶手段
が、前記サンプリング期間毎に第１乃至第３の保持手段
に保持されている計数値を取り込み、これらを記憶す
る。さらに、第１の演算手段が、記憶手段に記憶された
計数値に基づき、前記サンプリング期間を整数倍した所
定の演算期間における輸送装置の走行速度を算出し、第
２の演算手段が、第１の演算装置によって算出された隣
接する２つの演算期間における走行速度に基づき、輸送
装置の加速度あるいは減速度を算出する。これにより、
サンプリング期間毎に値がクリアされない計数値に基づ
いて、サンプリング期間の整数倍の期間について速度が
算出され、速度および加速度・減速度の演算精度が向上
する。
【００２０】
【実施例】以下、図面を参照して、この考案の実施例に
ついて説明する。図１は、この考案の一実施例による速
度検出装置の検出回路の構成を示すブロック図である。
この図において、図４に示した各部と共通する部分につ
いては、同一の符号を付し、その説明を省略する。
ついて説明する。図１は、この考案の一実施例による速
度検出装置の検出回路の構成を示すブロック図である。
この図において、図４に示した各部と共通する部分につ
いては、同一の符号を付し、その説明を省略する。
【００２１】図１において、カウンタ回路２は、基準ク
ロック発生回路４から出力されるクリア信号ＣＬＲによ
ってクリアされることなく、速度パルスＰＬＳ１をフリ
ーランカウントする。また、カウンタ回路１２は、カウ
ンタ回路２と同様、基準クロック発生回路４から出力さ
れるクリア信号ＣＬＲによってクリアされることなく、
基準クロック発生回路４から出力されるクロック信号Ｃ
ＬＫを直接取り込み、これをフリーランカウントする。
ロック発生回路４から出力されるクリア信号ＣＬＲによ
ってクリアされることなく、速度パルスＰＬＳ１をフリ
ーランカウントする。また、カウンタ回路１２は、カウ
ンタ回路２と同様、基準クロック発生回路４から出力さ
れるクリア信号ＣＬＲによってクリアされることなく、
基準クロック発生回路４から出力されるクロック信号Ｃ
ＬＫを直接取り込み、これをフリーランカウントする。
【００２２】ラッチ回路１５は、Ｄフリップフロップ１
１の出力Ｑ（ラッチ信号ＬＡＴ１５）に応じて、カウン
タ回路１２のカウント値ＣＮＴ１２をラッチする。ま
た、このラッチ回路１５は、ＣＰＵから供給される読み
取り指令ＲＣＶ３に応じ、ラッチしているカウント値Ｃ
ＮＴ１２をＣＰＵへ出力する。
１の出力Ｑ（ラッチ信号ＬＡＴ１５）に応じて、カウン
タ回路１２のカウント値ＣＮＴ１２をラッチする。ま
た、このラッチ回路１５は、ＣＰＵから供給される読み
取り指令ＲＣＶ３に応じ、ラッチしているカウント値Ｃ
ＮＴ１２をＣＰＵへ出力する。
【００２３】次に、図２に示す各信号のタイミング・チ
ャートを参照し、この検出回路の動作を説明する。ま
ず、基準クロック発生回路４から出力される割り込み信
号ＩＮＴが立ち上がると（時間Ｔ0）、ＣＰＵは後述す
る割り込み処理を行う。また、この割り込み信号ＩＮＴ
が立ち上がると、基準クロック発生回路４からラッチ回
路３へラッチ信号ＬＡＴが出力される。これにより、速
度パルスＰＬＳ１の立ち上がりをカウントするカウンタ
回路２のカウント値ＣＮＴ（図示ｎ１）がラッチ回路３
によりラッチされる。また、ラッチ信号ＬＡＴが出力さ
れた後、クリア信号ＣＬＲが基準クロック発生回路４か
ら出力され、これによりＤフリップフロップ１１がクリ
アされる。
ャートを参照し、この検出回路の動作を説明する。ま
ず、基準クロック発生回路４から出力される割り込み信
号ＩＮＴが立ち上がると（時間Ｔ0）、ＣＰＵは後述す
る割り込み処理を行う。また、この割り込み信号ＩＮＴ
が立ち上がると、基準クロック発生回路４からラッチ回
路３へラッチ信号ＬＡＴが出力される。これにより、速
度パルスＰＬＳ１の立ち上がりをカウントするカウンタ
回路２のカウント値ＣＮＴ（図示ｎ１）がラッチ回路３
によりラッチされる。また、ラッチ信号ＬＡＴが出力さ
れた後、クリア信号ＣＬＲが基準クロック発生回路４か
ら出力され、これによりＤフリップフロップ１１がクリ
アされる。
【００２４】その後、速度パルスＰＬＳ１が１回目に立
ち上がると、Ｄフリップフロップ１１の出力ＱがＨｉｇ
ｈレベルとなり、これがラッチ信号ＬＡＴ１５としてラ
ッチ回路１５へ供給される。これにより、クロック信号
ＣＬＫをカウントするカウンタ回路１２のカウント値Ｃ
ＮＴ（図示Ｎ１）がラッチ回路１５によりラッチされ
る。
ち上がると、Ｄフリップフロップ１１の出力ＱがＨｉｇ
ｈレベルとなり、これがラッチ信号ＬＡＴ１５としてラ
ッチ回路１５へ供給される。これにより、クロック信号
ＣＬＫをカウントするカウンタ回路１２のカウント値Ｃ
ＮＴ（図示Ｎ１）がラッチ回路１５によりラッチされ
る。
【００２５】また、速度パルスＰＬＳ１が立ち上がる毎
に、ラッチ信号ＬＡＴ１３が基準クロック発生回路４か
らラッチ回路１３へ出力される。これにより、カウンタ
回路１２のカウント値ＣＮＴ１２（図示Ｎ１，Ｎ２，…
…）がラッチ回路１３によりラッチされる。
に、ラッチ信号ＬＡＴ１３が基準クロック発生回路４か
らラッチ回路１３へ出力される。これにより、カウンタ
回路１２のカウント値ＣＮＴ１２（図示Ｎ１，Ｎ２，…
…）がラッチ回路１３によりラッチされる。
【００２６】そして、再び割り込み信号ＩＮＴが立ち上
がると（時間Ｔ1）、基準クロック発生回路４からラッ
チ信号ＬＡＴが出力され、このときのカウンタ回路２の
カウント値ＣＮＴ（図示ｎ３）がラッチ回路３によりラ
ッチされる。また、ラッチ信号ＬＡＴが出力された直後
にクリア信号ＣＬＲによってＤフリップフロップ１１が
クリアされる。その後、速度パルスＰＬＳ１が１回目に
立ち上がると、Ｄフリップフロップ１１の出力Ｑが再び
Ｈｉｇｈレベルとなり、これによりカウンタ回路１２の
カウント値ＣＮＴ１２（図示Ｎ３）がラッチ回路１５に
よりラッチされる。以後、割り込み信号ＩＮＴの立ち上
がりと速度パルスＰＬＳ１の立ち上がりに応じて、上述
した動作が繰り返される。
がると（時間Ｔ1）、基準クロック発生回路４からラッ
チ信号ＬＡＴが出力され、このときのカウンタ回路２の
カウント値ＣＮＴ（図示ｎ３）がラッチ回路３によりラ
ッチされる。また、ラッチ信号ＬＡＴが出力された直後
にクリア信号ＣＬＲによってＤフリップフロップ１１が
クリアされる。その後、速度パルスＰＬＳ１が１回目に
立ち上がると、Ｄフリップフロップ１１の出力Ｑが再び
Ｈｉｇｈレベルとなり、これによりカウンタ回路１２の
カウント値ＣＮＴ１２（図示Ｎ３）がラッチ回路１５に
よりラッチされる。以後、割り込み信号ＩＮＴの立ち上
がりと速度パルスＰＬＳ１の立ち上がりに応じて、上述
した動作が繰り返される。
【００２７】一方、ＣＰＵは、割り込み信号ＩＮＴが立
ち上がる毎に（時間Ｔ0，Ｔ1，Ｔ2，……）、ラッチ回
路３，１３，１５へそれぞれ読み取り指令ＲＣＶ，ＲＣ
Ｖ２，ＲＣＶ３を出力し、それぞれにラッチされた値を
取り込む。そして、例えば図３に示すテーブルの形式で
図示しないＲＡＭメモリに順次記憶させる。
ち上がる毎に（時間Ｔ0，Ｔ1，Ｔ2，……）、ラッチ回
路３，１３，１５へそれぞれ読み取り指令ＲＣＶ，ＲＣ
Ｖ２，ＲＣＶ３を出力し、それぞれにラッチされた値を
取り込む。そして、例えば図３に示すテーブルの形式で
図示しないＲＡＭメモリに順次記憶させる。
【００２８】そして、ＣＰＵは、サンプリング期間τの
整数倍の期間について、速度および減速度を算出する。
例えば、サンプリング期間τの２倍の期間（時間Ｔ0か
ら時間Ｔ2の期間）における速度Ｖ１は、
整数倍の期間について、速度および減速度を算出する。
例えば、サンプリング期間τの２倍の期間（時間Ｔ0か
ら時間Ｔ2の期間）における速度Ｖ１は、
【数１】 （ただし、Ｋ＝（Ｐ×１０3）／（３．６×π×Ｄ）と
する）によって与えられる。このとき、時間Ｔ1から時
間Ｔ3の期間における速度をＶ２とすると、減速度β
は、
する）によって与えられる。このとき、時間Ｔ1から時
間Ｔ3の期間における速度をＶ２とすると、減速度β
は、
【数２】 によって与えられる。
【００２９】このように、本実施例によれば、カウンタ
回路２，１２をサンプリング期間τ毎にクリアされるこ
とのないフリーランカウンタとし、サンプリング期間τ
毎のラッチ回路３，１３，１５の値をＲＡＭメモリに順
次記憶させるようにしたので、サンプリング期間τの整
数倍の期間について速度を算出することにより、従来よ
り高精度に速度および減速度（あるいは加速度）を検出
することができる。
回路２，１２をサンプリング期間τ毎にクリアされるこ
とのないフリーランカウンタとし、サンプリング期間τ
毎のラッチ回路３，１３，１５の値をＲＡＭメモリに順
次記憶させるようにしたので、サンプリング期間τの整
数倍の期間について速度を算出することにより、従来よ
り高精度に速度および減速度（あるいは加速度）を検出
することができる。
【００３０】なお、本実施例によれば、前述の従来例と
同様、各サンプリング期間τ毎に演算を行い、速度およ
び減速度（あるいは加速度）を算出することも可能であ
る。この場合、例えば時間Ｔ0から時間Ｔ1のサンプリン
グ期間τにおける速度Ｖ１′（図２参照）は、
同様、各サンプリング期間τ毎に演算を行い、速度およ
び減速度（あるいは加速度）を算出することも可能であ
る。この場合、例えば時間Ｔ0から時間Ｔ1のサンプリン
グ期間τにおける速度Ｖ１′（図２参照）は、
【数３】 によって与えられる。このとき、時間Ｔ1から時間Ｔ2の
サンプリング期間τにおける速度をＶ２′（図２参照）
とすると、減速度β′は、
サンプリング期間τにおける速度をＶ２′（図２参照）
とすると、減速度β′は、
【数４】 によって与えられる。
【００３１】
【考案の効果】以上説明したように、この考案によれ
ば、サンプリング期間毎に値がクリアされない計数値に
基づいて、サンプリング期間の整数倍の期間について速
度が算出され、速度および加速度・減速度の演算精度が
向上するので、高精度に速度および加速度・減速度を検
出することができるという効果が得られる。
ば、サンプリング期間毎に値がクリアされない計数値に
基づいて、サンプリング期間の整数倍の期間について速
度が算出され、速度および加速度・減速度の演算精度が
向上するので、高精度に速度および加速度・減速度を検
出することができるという効果が得られる。
【図１】この考案の一実施例による速度検出装置の検出
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図２】同回路における各信号のタイミング・チャート
である。
である。
【図３】同実施例によるＲＡＮメモリの記憶内容を示す
図である。
図である。
【図４】従来例による速度検出装置の検出回路の構成を
示すブロック図である。
示すブロック図である。
【図５】同回路における各信号のタイミング・チャート
である。
である。
【図６】同回路においてサンプリング期間毎に計数され
る速度パルスを示す図である。
る速度パルスを示す図である。
１ 波形整形回路 ２，１２ カウンタ回路 ３，１３，１５ ラッチ回路 ４ 基準クロック発生回路 １１ Ｄフリップフロップ １４ ＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01P 3/489 G01P 15/16
Claims (1)
- 【請求項１】 輸送装置の車輪の回転に伴って速度発電
機から出力される速度パルスに基づき、該輸送装置の速
度および加速度・減速度を検出する検出装置において、 前記速度パルスの出力パルス数をフリーランカウントす
る計数手段と、 所定のクロックパルスのクロック数をフリーランカウン
トする計時手段と、 所定のサンプリング期間毎に前記計数手段の計数値を保
持する第１の保持手段と、 前記速度パルスの一周期毎に前記計時手段の計数値を保
持する第２の保持手段と、 前記サンプリング期間毎に該期間の開始後に最初に速度
パルスが出力された時点の前記計時手段の計数値を保持
する第３の保持手段と、 前記サンプリング期間毎に前記第１乃至第３の保持手段
に保持されている計数値を取り込み、これらを記憶する
記憶手段と、あるサンプリング期間を開始サンプリング期間とし、該
開始サンプリング期間以後のあるサンプリング期間を終
了サンプリング期間とし、前記記憶手段に記憶された値
を用いて、該終了サンプリング期間と開始サンプリング
期間において第１の保持手段より得られた値の差と、前
記終了サンプリング期間において前記第２の保持手段よ
り得られた値と前記開始サンプリング期間において前記
第３の保持手段より得られた値の差とを算出し、該算出
した値を用いて 前記輸送装置の走行速度を算出する第１
の演算手段と、 前記第１の演算装置によって算出された隣接する２つの
演算期間における走行速度に基づき、前記輸送装置の加
速度あるいは減速度を算出する第２の演算手段とを具備
することを特徴とする速度検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993038596U JP2606601Y2 (ja) | 1993-07-14 | 1993-07-14 | 速度検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993038596U JP2606601Y2 (ja) | 1993-07-14 | 1993-07-14 | 速度検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH078773U JPH078773U (ja) | 1995-02-07 |
| JP2606601Y2 true JP2606601Y2 (ja) | 2000-12-18 |
Family
ID=12529671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1993038596U Expired - Lifetime JP2606601Y2 (ja) | 1993-07-14 | 1993-07-14 | 速度検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2606601Y2 (ja) |
-
1993
- 1993-07-14 JP JP1993038596U patent/JP2606601Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH078773U (ja) | 1995-02-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000829 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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