JP2606805Y2 - 速度検出装置 - Google Patents
速度検出装置Info
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- JP2606805Y2 JP2606805Y2 JP1993038595U JP3859593U JP2606805Y2 JP 2606805 Y2 JP2606805 Y2 JP 2606805Y2 JP 1993038595 U JP1993038595 U JP 1993038595U JP 3859593 U JP3859593 U JP 3859593U JP 2606805 Y2 JP2606805 Y2 JP 2606805Y2
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Description
【０００１】
【産業上の利用分野】この考案は、例えば鉄道車両の速
度や加速度・減速度を検出する速度検出装置に関する。
度や加速度・減速度を検出する速度検出装置に関する。
【０００２】
【従来の技術】鉄道車両等においては、制動時における
車輪およびレール間の擦傷を防止するとともに、制動距
離の延伸を極力短く抑える必要がある。この場合、制動
時に車輪およびレール間に発生する相対的な滑りを少な
くするため、車両の速度と減速時の減速度とを短時間か
つ高精度に検出し、これにより制動力を随時制御するこ
とが必要になる。
車輪およびレール間の擦傷を防止するとともに、制動距
離の延伸を極力短く抑える必要がある。この場合、制動
時に車輪およびレール間に発生する相対的な滑りを少な
くするため、車両の速度と減速時の減速度とを短時間か
つ高精度に検出し、これにより制動力を随時制御するこ
とが必要になる。
【０００３】従来よりこのような目的から、鉄道車両等
の車輪の回転に対応して歯車を回転させてパルス（以
下、速度パルスと称する。）を発生させる速度発電機を
設置し、そのパルス数を所定のサンプリング期間毎に計
数することにより車両等の速度や加速度・減速度を検出
する装置が開発されている。出願人は、この種の装置の
一例として特願平４−２０２９２号を既に提案してい
る。
の車輪の回転に対応して歯車を回転させてパルス（以
下、速度パルスと称する。）を発生させる速度発電機を
設置し、そのパルス数を所定のサンプリング期間毎に計
数することにより車両等の速度や加速度・減速度を検出
する装置が開発されている。出願人は、この種の装置の
一例として特願平４−２０２９２号を既に提案してい
る。
【０００４】図４は、特願平４−２０２９２号に開示し
た速度検出装置の検出回路の構成を示すブロック図であ
る。この図において、１は波形整形回路であり、図示し
ない速度発電機から出力される速度パルスＰＬＳを波形
整形し、これを速度パルスＰＬＳ１として出力する。２
はカウンタ回路であり、波形整形回路１から出力される
速度パルスＰＬＳ１をカウントし、このカウント値ＣＮ
Ｔを出力する。３はラッチ回路であり、基準クロック発
生回路４から出力されるラッチ信号ＬＡＴを受けてカウ
ンタ回路２から出力されるカウント値ＣＮＴをラッチす
る。
た速度検出装置の検出回路の構成を示すブロック図であ
る。この図において、１は波形整形回路であり、図示し
ない速度発電機から出力される速度パルスＰＬＳを波形
整形し、これを速度パルスＰＬＳ１として出力する。２
はカウンタ回路であり、波形整形回路１から出力される
速度パルスＰＬＳ１をカウントし、このカウント値ＣＮ
Ｔを出力する。３はラッチ回路であり、基準クロック発
生回路４から出力されるラッチ信号ＬＡＴを受けてカウ
ンタ回路２から出力されるカウント値ＣＮＴをラッチす
る。
【０００５】基準クロック発生回路４は、図示しないＣ
ＰＵ（中央処理装置）に対して一定周期τ（以下、サン
プリング期間τと称する。）毎に割り込み信号ＩＮＴを
出力する。ＣＰＵは、この割り込み信号ＩＮＴを受けて
ラッチ回路３へ読み取り指令ＲＣＶを出力する。ラッチ
回路３は、この読み取り指令ＲＣＶに応じ、ラッチして
いるカウント値ＣＮＴを速度発電機の速度パルス計数値
としてＣＰＵへ出力する。また、カウンタ回路２は、基
準クロック発生回路４から出力されるクリア信号ＣＬＲ
によってクリアされる。
ＰＵ（中央処理装置）に対して一定周期τ（以下、サン
プリング期間τと称する。）毎に割り込み信号ＩＮＴを
出力する。ＣＰＵは、この割り込み信号ＩＮＴを受けて
ラッチ回路３へ読み取り指令ＲＣＶを出力する。ラッチ
回路３は、この読み取り指令ＲＣＶに応じ、ラッチして
いるカウント値ＣＮＴを速度発電機の速度パルス計数値
としてＣＰＵへ出力する。また、カウンタ回路２は、基
準クロック発生回路４から出力されるクリア信号ＣＬＲ
によってクリアされる。
【０００６】１１はＤフリップフロップである。このＤ
フリップフロップ１１には、波形整形回路１から出力さ
れる速度パルスＰＬＳ１がクロックＣＫとして入力され
るとともに、常にＨｉｇｈレベルの信号がデータＤとし
て入力される。また、Ｄフリップフロップ１１は、基準
クロック発生回路４から出力されるクリア信号ＣＬＲに
よってクリアされる。１４はＡＮＤゲートであり、Ｄフ
リップフロップ１１の出力信号Ｑと基準クロック発生回
路４から出力されるクロック信号ＣＬＫとのＡＮＤをと
り、この結果をクロック信号ＣＬＫ２として出力する。
フリップフロップ１１には、波形整形回路１から出力さ
れる速度パルスＰＬＳ１がクロックＣＫとして入力され
るとともに、常にＨｉｇｈレベルの信号がデータＤとし
て入力される。また、Ｄフリップフロップ１１は、基準
クロック発生回路４から出力されるクリア信号ＣＬＲに
よってクリアされる。１４はＡＮＤゲートであり、Ｄフ
リップフロップ１１の出力信号Ｑと基準クロック発生回
路４から出力されるクロック信号ＣＬＫとのＡＮＤをと
り、この結果をクロック信号ＣＬＫ２として出力する。
【０００７】１２はカウンタ回路である。このカウンタ
回路１２は、ＡＮＤゲート１４から出力されるクロック
信号ＣＬＫ２をカウントし、このカウント値ＣＮＴ１２
を出力するとともに、基準クロック発生回路４から出力
されるクリア信号ＣＬＲによってクリアされる。１３は
ラッチ回路であり、基準クロック発生回路４が速度パル
スＰＬＳ１に基づいて出力するラッチ信号ＬＡＴ１３に
応じてカウンタ回路１２のカウント値ＣＮＴ１２をラッ
チする。また、ラッチ回路１３は、ＣＰＵから供給され
る読み取り指令ＲＣＶ２に応じ、ラッチしているカウン
ト値ＣＮＴ１２をＣＰＵへ出力する。
回路１２は、ＡＮＤゲート１４から出力されるクロック
信号ＣＬＫ２をカウントし、このカウント値ＣＮＴ１２
を出力するとともに、基準クロック発生回路４から出力
されるクリア信号ＣＬＲによってクリアされる。１３は
ラッチ回路であり、基準クロック発生回路４が速度パル
スＰＬＳ１に基づいて出力するラッチ信号ＬＡＴ１３に
応じてカウンタ回路１２のカウント値ＣＮＴ１２をラッ
チする。また、ラッチ回路１３は、ＣＰＵから供給され
る読み取り指令ＲＣＶ２に応じ、ラッチしているカウン
ト値ＣＮＴ１２をＣＰＵへ出力する。
【０００８】なお、カウンタ回路１２は、車両の速度が
所定速度以下になってそのカウント値が所定値を越える
と、オーバーフロー信号ＯＦＬをＣＰＵへ出力する。こ
れにより、ＣＰＵは、現在の速度以下では速度および加
速度・減速度の検出が不可能であることを識別する。
所定速度以下になってそのカウント値が所定値を越える
と、オーバーフロー信号ＯＦＬをＣＰＵへ出力する。こ
れにより、ＣＰＵは、現在の速度以下では速度および加
速度・減速度の検出が不可能であることを識別する。
【０００９】次に、図５に示す各信号のタイミング・チ
ャートを参照し、この検出回路の動作を説明する。ま
ず、基準クロック発生回路４によって割り込み信号ＩＮ
Ｔが立ち上げられると、ＣＰＵは後述する割り込み処理
を行う。また、この割り込み信号ＩＮＴが立ち上げられ
ると、所定のパルス幅のラッチ信号ＬＡＴが基準クロッ
ク発生回路４からラッチ回路３へ出力され、カウンタ回
路２のカウント値ＣＮＴがラッチ回路３によりラッチさ
れる。また、ラッチ信号ＬＡＴが出力されると、所定の
パルス幅のクリア信号ＣＬＲが基準クロック発生回路４
から出力され、カウンタ回路２，１２およびＤフリップ
フロップ１１がクリアされる。
ャートを参照し、この検出回路の動作を説明する。ま
ず、基準クロック発生回路４によって割り込み信号ＩＮ
Ｔが立ち上げられると、ＣＰＵは後述する割り込み処理
を行う。また、この割り込み信号ＩＮＴが立ち上げられ
ると、所定のパルス幅のラッチ信号ＬＡＴが基準クロッ
ク発生回路４からラッチ回路３へ出力され、カウンタ回
路２のカウント値ＣＮＴがラッチ回路３によりラッチさ
れる。また、ラッチ信号ＬＡＴが出力されると、所定の
パルス幅のクリア信号ＣＬＲが基準クロック発生回路４
から出力され、カウンタ回路２，１２およびＤフリップ
フロップ１１がクリアされる。
【００１０】その後、速度パルスＰＬＳ１が１回目に立
ち上がると、カウンタ回路２は速度パルスＰＬＳ１のカ
ウントを開始し、以後、速度パルスＰＬＳ１が立ち上が
る毎にカウントアップを行う。一方、カウンタ回路１２
は、速度パルスＰＬＳ１の１回目の立ち上がりからクロ
ック信号ＣＬＫのクロック数のカウントを開始する。そ
して、速度パルスＰＬＳ１が立ち上がる毎に、所定のパ
ルス幅のラッチ信号ＬＡＴ１３が基準クロック発生回路
４からラッチ回路１３へ出力され、このときのカウンタ
回路１２のカウント値ＣＮＴ１２がラッチ回路１３によ
りラッチされる。
ち上がると、カウンタ回路２は速度パルスＰＬＳ１のカ
ウントを開始し、以後、速度パルスＰＬＳ１が立ち上が
る毎にカウントアップを行う。一方、カウンタ回路１２
は、速度パルスＰＬＳ１の１回目の立ち上がりからクロ
ック信号ＣＬＫのクロック数のカウントを開始する。そ
して、速度パルスＰＬＳ１が立ち上がる毎に、所定のパ
ルス幅のラッチ信号ＬＡＴ１３が基準クロック発生回路
４からラッチ回路１３へ出力され、このときのカウンタ
回路１２のカウント値ＣＮＴ１２がラッチ回路１３によ
りラッチされる。
【００１１】そして、再び基準クロック発生回路４によ
って割り込み信号ＩＮＴが立ち上げられると、基準クロ
ック発生回路４からラッチ信号ＬＡＴが出力され、この
ときのカウンタ回路２のカウント値ＣＮＴがラッチ回路
３によりラッチされる。また、ラッチ信号ＬＡＴが出力
された直後にクリア信号ＣＬＲが基準クロック発生回路
４から出力され、これによりカウンタ回路２，１２およ
びＤフリップフロップ１１がクリアされる。こうして、
割り込み信号ＩＮＴの立ち上がり直後においては、ラッ
チ回路３には図示Ａの値がラッチされ、ラッチ回路１３
には図示Ｂの値がラッチされることになる。
って割り込み信号ＩＮＴが立ち上げられると、基準クロ
ック発生回路４からラッチ信号ＬＡＴが出力され、この
ときのカウンタ回路２のカウント値ＣＮＴがラッチ回路
３によりラッチされる。また、ラッチ信号ＬＡＴが出力
された直後にクリア信号ＣＬＲが基準クロック発生回路
４から出力され、これによりカウンタ回路２，１２およ
びＤフリップフロップ１１がクリアされる。こうして、
割り込み信号ＩＮＴの立ち上がり直後においては、ラッ
チ回路３には図示Ａの値がラッチされ、ラッチ回路１３
には図示Ｂの値がラッチされることになる。
【００１２】一方、ＣＰＵは、割り込み信号ＩＮＴの立
ち上がりに応じて読み取り指令ＲＣＶをラッチ回路３へ
出力する。これにより、ラッチ回路３にラッチされてい
るカウント値ＣＮＴがＣＰＵへ供給される。ＣＰＵは、
このカウント値ＣＮＴから“１”を差し引いて速度パル
ス計数値を得る。また、ＣＰＵは、割り込み信号ＩＮＴ
の立ち上がりに応じて読み取り指令ＲＣＶ２をラッチ回
路１３へ出力する。これにより、ラッチ回路１３にラッ
チされているカウント値ＣＮＴ１２、すなわち速度パル
ス計数値に対応する期間のクロック計数値がＣＰＵへ供
給される。
ち上がりに応じて読み取り指令ＲＣＶをラッチ回路３へ
出力する。これにより、ラッチ回路３にラッチされてい
るカウント値ＣＮＴがＣＰＵへ供給される。ＣＰＵは、
このカウント値ＣＮＴから“１”を差し引いて速度パル
ス計数値を得る。また、ＣＰＵは、割り込み信号ＩＮＴ
の立ち上がりに応じて読み取り指令ＲＣＶ２をラッチ回
路１３へ出力する。これにより、ラッチ回路１３にラッ
チされているカウント値ＣＮＴ１２、すなわち速度パル
ス計数値に対応する期間のクロック計数値がＣＰＵへ供
給される。
【００１３】さらに、ＣＰＵは、上述のようにして得ら
れた速度パルス計数値とこの速度パルス計数値に対応す
る期間のクロック計数値とを用いて、以下に示す数式に
基づいて速度および減速時の減速度を算出する。まず、
図６に示すように、サンプリング期間τにおける速度パ
ルス計数値をｎt、この速度パルス計数値ｎtに対応する
期間のクロック計数値をＮtとすると、クロック計数値
Ｎtを時間（秒）に換算した速度パルス計数期間ｔtは ｔt ＝ １／Ｆ0×Ｎt ……………………………………………（１） Ｆ0：基準クロック発生回路４のクロック周波数（ＨZ） によって与えられる。また、速度パルス計数値ｎtは、 ｎt ＝ （Ｐ×１０3）／（３．６×π×Ｄ）×Ｖ×ｔt ……（２） Ｐ：速度発電機１回転当たりの発生パルス数 Ｄ：車輪径（ｍｍ） π：円周率 Ｖ：車両の速度（ｋｍ／時） によって与えられる。そして、（Ｐ×１０3）／（３．
６×π×Ｄ）＝Ｋと置いて、（２）式を変形すると、速
度Ｖは、 Ｖ ＝ ｎt／（Ｋ×ｔt） …………………………………………（３） によって与えられる。
れた速度パルス計数値とこの速度パルス計数値に対応す
る期間のクロック計数値とを用いて、以下に示す数式に
基づいて速度および減速時の減速度を算出する。まず、
図６に示すように、サンプリング期間τにおける速度パ
ルス計数値をｎt、この速度パルス計数値ｎtに対応する
期間のクロック計数値をＮtとすると、クロック計数値
Ｎtを時間（秒）に換算した速度パルス計数期間ｔtは ｔt ＝ １／Ｆ0×Ｎt ……………………………………………（１） Ｆ0：基準クロック発生回路４のクロック周波数（ＨZ） によって与えられる。また、速度パルス計数値ｎtは、 ｎt ＝ （Ｐ×１０3）／（３．６×π×Ｄ）×Ｖ×ｔt ……（２） Ｐ：速度発電機１回転当たりの発生パルス数 Ｄ：車輪径（ｍｍ） π：円周率 Ｖ：車両の速度（ｋｍ／時） によって与えられる。そして、（Ｐ×１０3）／（３．
６×π×Ｄ）＝Ｋと置いて、（２）式を変形すると、速
度Ｖは、 Ｖ ＝ ｎt／（Ｋ×ｔt） …………………………………………（３） によって与えられる。
【００１４】さらに、図６に示すように、速度パルス計
数値ｎtおよび速度パルス計数期間ｔtが得られた期間の
次のサンプリング期間τにおける速度パルス計数値がｎ
t+1、速度パルス計数期間がｔt+1である場合、減速時の
減速度βは、 β ＝ １／（Ｋ×τ）×（ｎt／ｔt−ｎt+1／ｔt+1） ………（４） によって与えられる。
数値ｎtおよび速度パルス計数期間ｔtが得られた期間の
次のサンプリング期間τにおける速度パルス計数値がｎ
t+1、速度パルス計数期間がｔt+1である場合、減速時の
減速度βは、 β ＝ １／（Ｋ×τ）×（ｎt／ｔt−ｎt+1／ｔt+1） ………（４） によって与えられる。
【００１５】こうして、サンプリング期間τ内に、速度
発電機から出力される速度パルスのうち１周期分のパル
ス波形が出力された速度パルスの計数値ｎtと、この計
数された速度パルスの出力に要した時間の計時値Ｎtと
に基づき、車両の走行速度および減速度が算出される。
発電機から出力される速度パルスのうち１周期分のパル
ス波形が出力された速度パルスの計数値ｎtと、この計
数された速度パルスの出力に要した時間の計時値Ｎtと
に基づき、車両の走行速度および減速度が算出される。
【００１６】
【考案が解決しようとする課題】ところで、上述した従
来の速度検出装置においては、サンプリング期間τを２
パルスの速度パルスＰＬＳ１が出力される時間間隔より
短くすると、速度検出ができなくなる。すなわち、図７
に示すように、サンプリング期間τ内に速度パルスＰＬ
Ｓ１の立ち上がりが２回以上現れる場合（図示Ｔ１）、
速度パルス計数値ｎtがｎt＝１となるので速度検出が可
能であるが、サンプリング期間τ内に速度パルスＰＬＳ
１の立ち上がりが１回しか現れない場合（図示Ｔ２）に
は、速度パルス計数値ｎtがｎt＝０となって速度検出が
不可能になる。したがって、速度検出が可能な最短のサ
ンプリング期間τは、２パルスの速度パルスＰＬＳ１が
出力される時間間隔となる。このとき、速度検出が可能
な車両の最低速度Ｖは、 Ｖ ＝ （２×３．６×π×Ｄ）／（Ｐ×１０3×τ） ………（５） によって与えられるため、短時間で速度を検出するため
にサンプリング期間τを短くすると、速度検出が可能な
最低速度Ｖが高くなり、低速度の速度領域の検出ができ
なくなってしまう。
来の速度検出装置においては、サンプリング期間τを２
パルスの速度パルスＰＬＳ１が出力される時間間隔より
短くすると、速度検出ができなくなる。すなわち、図７
に示すように、サンプリング期間τ内に速度パルスＰＬ
Ｓ１の立ち上がりが２回以上現れる場合（図示Ｔ１）、
速度パルス計数値ｎtがｎt＝１となるので速度検出が可
能であるが、サンプリング期間τ内に速度パルスＰＬＳ
１の立ち上がりが１回しか現れない場合（図示Ｔ２）に
は、速度パルス計数値ｎtがｎt＝０となって速度検出が
不可能になる。したがって、速度検出が可能な最短のサ
ンプリング期間τは、２パルスの速度パルスＰＬＳ１が
出力される時間間隔となる。このとき、速度検出が可能
な車両の最低速度Ｖは、 Ｖ ＝ （２×３．６×π×Ｄ）／（Ｐ×１０3×τ） ………（５） によって与えられるため、短時間で速度を検出するため
にサンプリング期間τを短くすると、速度検出が可能な
最低速度Ｖが高くなり、低速度の速度領域の検出ができ
なくなってしまう。
【００１７】この考案は、このような背景の下になされ
たもので、短時間で速度を検出するために速度検出のサ
ンプリング期間を短くしても、低速度の速度領域まで速
度および加速度・減速度を検出することができる速度検
出装置を提供することを目的としている。
たもので、短時間で速度を検出するために速度検出のサ
ンプリング期間を短くしても、低速度の速度領域まで速
度および加速度・減速度を検出することができる速度検
出装置を提供することを目的としている。
【００１８】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１記載の考案は、輸送装置の車輪の回転
に伴って速度発電機から出力される速度パルスに基づ
き、該輸送装置の速度および加速度・減速度を検出する
検出装置において、前記速度パルスの出力パルス数をフ
リーランカウントする計数手段と、基準クロック発生回
路から出力されるクロック信号のクロック数をフリーラ
ンカウントする計時手段と、該基準クロック発生回路か
ら出力される割り込み信号と同期する所定のサンプリン
グ期間毎に前記計数手段の計数値を保持する第１の保持
手段と、前記速度パルスの一周期毎に前記計時手段の計
数値を保持する第２の保持手段と、前記第１の保持手段
によって保持された前記サンプリング期間の開始時点と
終了時点の計数値の差を算出し、この結果を該サンプリ
ング期間における速度パルス計数値として出力する第１
の減算手段と、前記第２の保持手段によって保持された
前記サンプリング期間の開始時点と終了時点の計数値の
差を算出し、この結果を前記速度パルス計数値に対応す
る期間の計時値として出力する第２の減算手段と、前記
速度パルス計数値と前記計時値とに基づき、前記輸送装
置の走行速度を算出する第１の演算手段と、前記第１の
演算装置によって算出された隣接する２つのサンプリン
グ期間における走行速度に基づき、前記輸送装置の加速
度あるいは減速度を算出する第２の演算手段とを具備す
ることを特徴としている。
ために、請求項１記載の考案は、輸送装置の車輪の回転
に伴って速度発電機から出力される速度パルスに基づ
き、該輸送装置の速度および加速度・減速度を検出する
検出装置において、前記速度パルスの出力パルス数をフ
リーランカウントする計数手段と、基準クロック発生回
路から出力されるクロック信号のクロック数をフリーラ
ンカウントする計時手段と、該基準クロック発生回路か
ら出力される割り込み信号と同期する所定のサンプリン
グ期間毎に前記計数手段の計数値を保持する第１の保持
手段と、前記速度パルスの一周期毎に前記計時手段の計
数値を保持する第２の保持手段と、前記第１の保持手段
によって保持された前記サンプリング期間の開始時点と
終了時点の計数値の差を算出し、この結果を該サンプリ
ング期間における速度パルス計数値として出力する第１
の減算手段と、前記第２の保持手段によって保持された
前記サンプリング期間の開始時点と終了時点の計数値の
差を算出し、この結果を前記速度パルス計数値に対応す
る期間の計時値として出力する第２の減算手段と、前記
速度パルス計数値と前記計時値とに基づき、前記輸送装
置の走行速度を算出する第１の演算手段と、前記第１の
演算装置によって算出された隣接する２つのサンプリン
グ期間における走行速度に基づき、前記輸送装置の加速
度あるいは減速度を算出する第２の演算手段とを具備す
ることを特徴としている。
【００１９】また、請求項２記載の考案は、請求項１記
載の考案において、前記サンプリング期間毎に前記第１
の保持手段に保持されている前記計数手段の計数値と、
前記第２の保持手段に保持されている前記計時手段の計
数値を取り込み、これらを記憶する記憶手段を備え、前
記第１の減算手段は、前記サンプリング期間の整数倍の
所定の演算期間について前記計数手段の計数値の差を算
出し、前記第２の減算手段は、前記サンプリング期間の
整数倍の所定の演算期間について前記計時手段の計数値
の差を算出し、前記第１の演算手段は、前記第１および
第２の減算手段の算出結果に基づき、前記演算期間につ
いて走行速度を算出し、前記第２の演算手段は、前記第
１の演算装置によって算出された隣接する２つの演算期
間における走行速度に基づき、前記加速度あるいは減速
度を算出することを特徴としている。
載の考案において、前記サンプリング期間毎に前記第１
の保持手段に保持されている前記計数手段の計数値と、
前記第２の保持手段に保持されている前記計時手段の計
数値を取り込み、これらを記憶する記憶手段を備え、前
記第１の減算手段は、前記サンプリング期間の整数倍の
所定の演算期間について前記計数手段の計数値の差を算
出し、前記第２の減算手段は、前記サンプリング期間の
整数倍の所定の演算期間について前記計時手段の計数値
の差を算出し、前記第１の演算手段は、前記第１および
第２の減算手段の算出結果に基づき、前記演算期間につ
いて走行速度を算出し、前記第２の演算手段は、前記第
１の演算装置によって算出された隣接する２つの演算期
間における走行速度に基づき、前記加速度あるいは減速
度を算出することを特徴としている。
【００２０】
【作用】請求項１記載の考案によれば、計数手段が、速
度パルスの出力パルス数をフリーランカウントで計数
し、計時手段が、基準クロック発生回路から出力される
クロック信号のクロック数をフリーランカウントで計数
し、第１の保持手段が該基準クロック発生回路から出力
される割り込み信号と同期する所定のサンプリング期間
毎に計数手段の計数値を保持し、第２の保持手段が前記
速度パルスの一周期毎に計時手段の計数値を保持する。
そして、第１の減算手段が、第１の保持手段によって保
持された前記サンプリング期間の開始時点と終了時点の
計数値の差を算出し、この結果を該サンプリング期間に
おける速度パルス計数値として出力し、第２の減算手段
が、第２の保持手段によって保持された前記サンプリン
グ期間の開始時点と終了時点の計数値の差を算出し、こ
の結果を前記速度パルス計数値に対応する期間の計時値
として出力する。さらに、第１の演算手段が、前記速度
パルス計数値と前記計時値とに基づき、輸送装置の走行
速度を算出し、第２の演算手段が、第１の演算装置によ
って算出された隣接する２つのサンプリング期間におけ
る走行速度に基づき、輸送装置の加速度あるいは減速度
を算出する。これによれば、サンプリング期間τ毎に値
がクリアされないフリーランカウントの計数値を用いて
いるので、サンプリング期間内に速度パルスの立ち上が
り（あるいは立ち下がり）が２回以上現れない場合であ
っても、速度および加速度・減速度の検出が可能にな
る。
度パルスの出力パルス数をフリーランカウントで計数
し、計時手段が、基準クロック発生回路から出力される
クロック信号のクロック数をフリーランカウントで計数
し、第１の保持手段が該基準クロック発生回路から出力
される割り込み信号と同期する所定のサンプリング期間
毎に計数手段の計数値を保持し、第２の保持手段が前記
速度パルスの一周期毎に計時手段の計数値を保持する。
そして、第１の減算手段が、第１の保持手段によって保
持された前記サンプリング期間の開始時点と終了時点の
計数値の差を算出し、この結果を該サンプリング期間に
おける速度パルス計数値として出力し、第２の減算手段
が、第２の保持手段によって保持された前記サンプリン
グ期間の開始時点と終了時点の計数値の差を算出し、こ
の結果を前記速度パルス計数値に対応する期間の計時値
として出力する。さらに、第１の演算手段が、前記速度
パルス計数値と前記計時値とに基づき、輸送装置の走行
速度を算出し、第２の演算手段が、第１の演算装置によ
って算出された隣接する２つのサンプリング期間におけ
る走行速度に基づき、輸送装置の加速度あるいは減速度
を算出する。これによれば、サンプリング期間τ毎に値
がクリアされないフリーランカウントの計数値を用いて
いるので、サンプリング期間内に速度パルスの立ち上が
り（あるいは立ち下がり）が２回以上現れない場合であ
っても、速度および加速度・減速度の検出が可能にな
る。
【００２１】また、請求項２記載の考案によれば、記憶
手段がサンプリング期間毎に、第１の保持手段に保持さ
れている計数手段の計数値と、第２の保持手段に保持さ
れている計時手段の計数値を取り込んでこれらを記憶
し、第１の減算手段が前記サンプリング期間の整数倍の
所定の演算期間について計数手段の計数値の差を算出
し、第２の減算手段が前記サンプリング期間の整数倍の
所定の演算期間について計時手段の計数値の差を算出
し、第１の演算手段が、第１および第２の減算手段の算
出結果に基づき、前記演算期間について走行速度を算出
し、第２の演算手段が、第１の演算装置によって算出さ
れた隣接する２つの演算期間における走行速度に基づ
き、加速度あるいは減速度を算出する。これにより、請
求項１記載の考案による作用に加え、サンプリング期間
毎に値がクリアされない計数値に基づいて、サンプリン
グ期間の整数倍の期間について速度が算出され、速度お
よび加速度・減速度の演算精度が向上する。
手段がサンプリング期間毎に、第１の保持手段に保持さ
れている計数手段の計数値と、第２の保持手段に保持さ
れている計時手段の計数値を取り込んでこれらを記憶
し、第１の減算手段が前記サンプリング期間の整数倍の
所定の演算期間について計数手段の計数値の差を算出
し、第２の減算手段が前記サンプリング期間の整数倍の
所定の演算期間について計時手段の計数値の差を算出
し、第１の演算手段が、第１および第２の減算手段の算
出結果に基づき、前記演算期間について走行速度を算出
し、第２の演算手段が、第１の演算装置によって算出さ
れた隣接する２つの演算期間における走行速度に基づ
き、加速度あるいは減速度を算出する。これにより、請
求項１記載の考案による作用に加え、サンプリング期間
毎に値がクリアされない計数値に基づいて、サンプリン
グ期間の整数倍の期間について速度が算出され、速度お
よび加速度・減速度の演算精度が向上する。
【００２２】
【実施例】以下、図面を参照して、この考案の実施例に
ついて説明する。図１は、この考案の一実施例による速
度検出装置の検出回路の構成を示すブロック図である。
この図において、図４に示した各部と共通する部分につ
いては、同一の符号を付し、その説明を省略する。ま
た、図１に示す実施例が、図４に示した従来例と異なる
点は、Ｄフリップフロップ１１とＡＮＤゲート１４とを
省略して、基準クロック発生回路４から出力されるクロ
ック信号ＣＬＫを直接カウンタ回路１２へ供給するとと
もに、カウンタ回路２，１２がクリア信号ＣＬＲによっ
てクリアされることなく、それぞれの入力パルスＰＬＳ
１，ＣＬＫをフリーランカウントするよう構成したとこ
ろにある。なお、この場合、カウンタ回路１２の容量Ｎ
は、 Ｎ ＞ τ／（１／Ｆ0） ……………………………………………（６ ） τ：サンプリング期間 Ｆ0：基準クロック発生回路４のクロック周波数 を満たすように設定される。また、ＣＰＵ（図示略）の
割り込み処理による速度および減速度の算出方法も前述
の従来例と異なるが、その詳細については後述する。
ついて説明する。図１は、この考案の一実施例による速
度検出装置の検出回路の構成を示すブロック図である。
この図において、図４に示した各部と共通する部分につ
いては、同一の符号を付し、その説明を省略する。ま
た、図１に示す実施例が、図４に示した従来例と異なる
点は、Ｄフリップフロップ１１とＡＮＤゲート１４とを
省略して、基準クロック発生回路４から出力されるクロ
ック信号ＣＬＫを直接カウンタ回路１２へ供給するとと
もに、カウンタ回路２，１２がクリア信号ＣＬＲによっ
てクリアされることなく、それぞれの入力パルスＰＬＳ
１，ＣＬＫをフリーランカウントするよう構成したとこ
ろにある。なお、この場合、カウンタ回路１２の容量Ｎ
は、 Ｎ ＞ τ／（１／Ｆ0） ……………………………………………（６ ） τ：サンプリング期間 Ｆ0：基準クロック発生回路４のクロック周波数 を満たすように設定される。また、ＣＰＵ（図示略）の
割り込み処理による速度および減速度の算出方法も前述
の従来例と異なるが、その詳細については後述する。
【００２３】次に、図２に示す各信号のタイミング・チ
ャートを参照し、この検出回路の動作を説明する。ま
ず、基準クロック発生回路４から出力される割り込み信
号ＩＮＴが立ち上がると、ＣＰＵが後述する割り込み処
理を行うとともに、所定のパルス幅のラッチ信号ＬＡＴ
が基準クロック発生回路４からラッチ回路３へ出力され
る。このとき、カウンタ回路２による速度パルスＰＬＳ
１のカウント値ＣＮＴがラッチ回路３によりラッチされ
る。以後、割り込み信号ＩＮＴが立ち上がる毎に、上記
動作が繰り返される。
ャートを参照し、この検出回路の動作を説明する。ま
ず、基準クロック発生回路４から出力される割り込み信
号ＩＮＴが立ち上がると、ＣＰＵが後述する割り込み処
理を行うとともに、所定のパルス幅のラッチ信号ＬＡＴ
が基準クロック発生回路４からラッチ回路３へ出力され
る。このとき、カウンタ回路２による速度パルスＰＬＳ
１のカウント値ＣＮＴがラッチ回路３によりラッチされ
る。以後、割り込み信号ＩＮＴが立ち上がる毎に、上記
動作が繰り返される。
【００２４】一方、速度パルスＰＬＳ１が立ち上がる
と、カウンタ回路２がカウントアップを行うとともに、
所定のパルス幅のラッチ信号ＬＡＴ１３が基準クロック
発生回路４からラッチ回路１３へ出力される。このと
き、カウンタ回路１２によるクロック信号ＣＬＫのカウ
ント値ＣＮＴ１２がラッチ回路１３によりラッチされ
る。以後、速度パルスＰＬＳ１が立ち上がる毎に、上記
動作が繰り返される。
と、カウンタ回路２がカウントアップを行うとともに、
所定のパルス幅のラッチ信号ＬＡＴ１３が基準クロック
発生回路４からラッチ回路１３へ出力される。このと
き、カウンタ回路１２によるクロック信号ＣＬＫのカウ
ント値ＣＮＴ１２がラッチ回路１３によりラッチされ
る。以後、速度パルスＰＬＳ１が立ち上がる毎に、上記
動作が繰り返される。
【００２５】また、ＣＰＵは、割り込み信号ＩＮＴが立
ち上がると、ラッチ回路３へ読み取り指令ＲＣＶを出力
する一方、ラッチ回路１３へ読み取り指令ＲＣＶ２を出
力する。これにより、ラッチ回路３，１３にそれぞれラ
ッチされているカウント値ＣＮＴ，ＣＮＴ１２がＣＰＵ
へ供給される。
ち上がると、ラッチ回路３へ読み取り指令ＲＣＶを出力
する一方、ラッチ回路１３へ読み取り指令ＲＣＶ２を出
力する。これにより、ラッチ回路３，１３にそれぞれラ
ッチされているカウント値ＣＮＴ，ＣＮＴ１２がＣＰＵ
へ供給される。
【００２６】これにより、例えばサンプリング期間τk
の始まりに対応する割り込み信号ＩＮＴの立ち上がり直
後においては、このときラッチ回路３にラッチされてい
る図示Ａ′の値と、ラッチ回路１３にラッチされている
図示Ｂ′の値とがＣＰＵへ供給される。また、このサン
プリング期間τkの終わりに対応する割り込み信号ＩＮ
Ｔの立ち上がり直後においては、このときラッチ回路３
にラッチされている図示Ａの値と、ラッチ回路１３にラ
ッチされている図示Ｂの値とがＣＰＵへ供給される。
の始まりに対応する割り込み信号ＩＮＴの立ち上がり直
後においては、このときラッチ回路３にラッチされてい
る図示Ａ′の値と、ラッチ回路１３にラッチされている
図示Ｂ′の値とがＣＰＵへ供給される。また、このサン
プリング期間τkの終わりに対応する割り込み信号ＩＮ
Ｔの立ち上がり直後においては、このときラッチ回路３
にラッチされている図示Ａの値と、ラッチ回路１３にラ
ッチされている図示Ｂの値とがＣＰＵへ供給される。
【００２７】こうして、例えば図３に示すように、各サ
ンプリング期間τ１，τ２，τ３，τ４，……毎に、速
度パルス計数値（ｎ３−ｎ１），（ｎ６−ｎ３），（ｎ
８−ｎ６），（ｎ１１−ｎ８），……と、これらに対応
する期間のクロック計数値（Ｎ３−Ｎ１），（Ｎ６−Ｎ
３），（Ｎ８−Ｎ６），（Ｎ１１−Ｎ８），……とが、
ＣＰＵへ供給される。
ンプリング期間τ１，τ２，τ３，τ４，……毎に、速
度パルス計数値（ｎ３−ｎ１），（ｎ６−ｎ３），（ｎ
８−ｎ６），（ｎ１１−ｎ８），……と、これらに対応
する期間のクロック計数値（Ｎ３−Ｎ１），（Ｎ６−Ｎ
３），（Ｎ８−Ｎ６），（Ｎ１１−Ｎ８），……とが、
ＣＰＵへ供給される。
【００２８】そして、ＣＰＵは、以下に示す数式に基づ
いて速度および減速度を算出する。例えば、サンプリン
グ期間τ１における速度Ｖ１は、
いて速度および減速度を算出する。例えば、サンプリン
グ期間τ１における速度Ｖ１は、
【数１】 （ただし、Ｋ＝（Ｐ×１０3）／（３．６×π×Ｄ）と
する）によって与えられる。このとき、サンプリング期
間τ２における速度をＶ２とすると、サンプリング期間
τ１，τ２における減速度βは、
する）によって与えられる。このとき、サンプリング期
間τ２における速度をＶ２とすると、サンプリング期間
τ１，τ２における減速度βは、
【数２】 によって与えられる。
【００２９】このように、本実施例によれば、サンプリ
ング期間τ内に速度パルスＰＬＳ１の立ち上がりが２回
以上現れない場合であっても、速度および減速度（ある
いは加速度）が検出可能となる。したがって、短時間で
速度を検出するために速度検出のサンプリング期間を短
くしても、低速度の速度領域まで速度および加速度・減
速度を検出することができる。
ング期間τ内に速度パルスＰＬＳ１の立ち上がりが２回
以上現れない場合であっても、速度および減速度（ある
いは加速度）が検出可能となる。したがって、短時間で
速度を検出するために速度検出のサンプリング期間を短
くしても、低速度の速度領域まで速度および加速度・減
速度を検出することができる。
【００３０】また、ＣＰＵが有する所定のデータ記憶領
域を利用して複数のサンプリング期間τについて得られ
た値を記憶しておき、サンプリング期間τ毎に値がクリ
アされない計数値に基づいて、サンプリング期間τの整
数倍の期間について速度を算出することにより、速度お
よび加速度・減速度の演算精度を高めることも可能であ
る。
域を利用して複数のサンプリング期間τについて得られ
た値を記憶しておき、サンプリング期間τ毎に値がクリ
アされない計数値に基づいて、サンプリング期間τの整
数倍の期間について速度を算出することにより、速度お
よび加速度・減速度の演算精度を高めることも可能であ
る。
【００３１】
【考案の効果】以上説明したように、請求項１記載の考
案によれば、サンプリング期間内に速度パルスの立ち上
がり（あるいは立ち下がり）が２回以上現れない場合で
あっても、速度および加速度・減速度の検出が可能にな
るので、短時間で速度を検出するために速度検出のサン
プリング期間を短くしても、低速度の速度領域まで速度
および加速度・減速度を検出することができるという効
果が得られる。
案によれば、サンプリング期間内に速度パルスの立ち上
がり（あるいは立ち下がり）が２回以上現れない場合で
あっても、速度および加速度・減速度の検出が可能にな
るので、短時間で速度を検出するために速度検出のサン
プリング期間を短くしても、低速度の速度領域まで速度
および加速度・減速度を検出することができるという効
果が得られる。
【００３２】また、請求項２記載の考案によれば、請求
項１記載の考案による効果に加え、サンプリング期間毎
に値がクリアされない計数値に基づいて、サンプリング
期間の整数倍の期間について速度が算出され、速度およ
び加速度・減速度の演算精度が向上するので、高精度に
速度および加速度・減速度を検出することができるとい
う効果が得られる。
項１記載の考案による効果に加え、サンプリング期間毎
に値がクリアされない計数値に基づいて、サンプリング
期間の整数倍の期間について速度が算出され、速度およ
び加速度・減速度の演算精度が向上するので、高精度に
速度および加速度・減速度を検出することができるとい
う効果が得られる。
【図１】この考案の一実施例による速度検出装置の検出
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図２】同回路における各信号のタイミング・チャート
である。
である。
【図３】同回路においてサンプリングされる速度パルス
計数値と速度パルス計数期間のクロック計数値を示す図
である。
計数値と速度パルス計数期間のクロック計数値を示す図
である。
【図４】従来例による速度検出装置の検出回路の構成を
示すブロック図である。
示すブロック図である。
【図５】同回路における各信号のタイミング・チャート
である。
である。
【図６】同回路においてサンプリング期間毎に計数され
る速度パルスを示す図である。
る速度パルスを示す図である。
【図７】同回路においてサンプリング期間を短くしたと
きに計数される速度パルスを示す図である。
きに計数される速度パルスを示す図である。
１ 波形整形回路 ２，１２ カウンタ回路 ３，１３ ラッチ回路 ４ 基準クロック発生回路 １１ Ｄフリップフロップ １４ ＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−100866（ＪＰ，Ａ) 特開 平４−60468（ＪＰ，Ａ) 特開 平４−9767（ＪＰ，Ａ) 特開 昭62−8059（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01P 3/489
Claims (2)
- 【請求項１】 輸送装置の車輪の回転に伴って速度発電
機から出力される速度パルスに基づき、該輸送装置の速
度および加速度・減速度を検出する検出装置において、 前記速度パルスの出力パルス数をフリーランカウントす
る計数手段と、基準クロック発生回路から出力されるクロック信号のク
ロック数をフリーランカウントする 計時手段と、該基準クロック発生回路から出力される割り込み信号と
同期する 所定のサンプリング期間毎に前記計数手段の計
数値を保持する第１の保持手段と、 前記速度パルスの一周期毎に前記計時手段の計数値を保
持する第２の保持手段と、 前記第１の保持手段によって保持された前記サンプリン
グ期間の開始時点と終了時点の計数値の差を算出し、こ
の結果を該サンプリング期間における速度パルス計数値
として出力する第１の減算手段と、 前記第２の保持手段によって保持された前記サンプリン
グ期間の開始時点と終了時点の計数値の差を算出し、こ
の結果を前記速度パルス計数値に対応する期間の計時値
として出力する第２の減算手段と、 前記速度パルス計数値と前記計時値とに基づき、前記輸
送装置の走行速度を算出する第１の演算手段と、 前記第１の演算装置によって算出された隣接する２つの
サンプリング期間における走行速度に基づき、前記輸送
装置の加速度あるいは減速度を算出する第２の演算手段
とを具備することを特徴とする速度検出装置。 - 【請求項２】 請求項１記載の速度検出装置において、 前記サンプリング期間毎に前記第１の保持手段に保持さ
れている前記計数手段の計数値と、前記第２の保持手段
に保持されている前記計時手段の計数値を取り込み、こ
れらを記憶する記憶手段を備え、 前記第１の減算手段は、前記サンプリング期間の整数倍
の所定の演算期間について前記計数手段の計数値の差を
算出し、 前記第２の減算手段は、前記サンプリング期間の整数倍
の所定の演算期間について前記計時手段の計数値の差を
算出し、 前記第１の演算手段は、前記第１および第２の減算手段
の算出結果に基づき、前記演算期間について走行速度を
算出し、 前記第２の演算手段は、前記第１の演算装置によって算
出された隣接する２つの演算期間における走行速度に基
づき、前記加速度あるいは減速度を算出することを特徴
とする速度検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993038595U JP2606805Y2 (ja) | 1993-07-14 | 1993-07-14 | 速度検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993038595U JP2606805Y2 (ja) | 1993-07-14 | 1993-07-14 | 速度検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH078772U JPH078772U (ja) | 1995-02-07 |
| JP2606805Y2 true JP2606805Y2 (ja) | 2001-01-29 |
Family
ID=12529649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1993038595U Expired - Lifetime JP2606805Y2 (ja) | 1993-07-14 | 1993-07-14 | 速度検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2606805Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000180482A (ja) * | 1998-12-15 | 2000-06-30 | Koko Res Kk | 周波数変動演算器 |
-
1993
- 1993-07-14 JP JP1993038595U patent/JP2606805Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH078772U (ja) | 1995-02-07 |
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