JPS649588B2 - - Google Patents

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JPS649588B2
JPS649588B2 JP55002143A JP214380A JPS649588B2 JP S649588 B2 JPS649588 B2 JP S649588B2 JP 55002143 A JP55002143 A JP 55002143A JP 214380 A JP214380 A JP 214380A JP S649588 B2 JPS649588 B2 JP S649588B2
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acceleration
deceleration
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Jun Kubo
Minoru Pponda
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Nissan Motor Co Ltd
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Priority to US06/223,845 priority patent/US4408290A/en
Priority to DE3100646A priority patent/DE3100646C2/de
Priority to FR8100486A priority patent/FR2473726B1/fr
Publication of JPS56100363A publication Critical patent/JPS56100363A/ja
Publication of JPS649588B2 publication Critical patent/JPS649588B2/ja
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
    • G01P15/00—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration
    • G01P15/16—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by evaluating the time-derivative of a measured speed signal
    • G01P15/165—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by evaluating the time-derivative of a measured speed signal for measuring angular accelerations
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B60—VEHICLES IN GENERAL
    • B60T—VEHICLE BRAKE CONTROL SYSTEMS OR PARTS THEREOF; BRAKE CONTROL SYSTEMS OR PARTS THEREOF, IN GENERAL; ARRANGEMENT OF BRAKING ELEMENTS ON VEHICLES IN GENERAL; PORTABLE DEVICES FOR PREVENTING UNWANTED MOVEMENT OF VEHICLES; VEHICLE MODIFICATIONS TO FACILITATE COOLING OF BRAKES
    • B60T8/00—Arrangements for adjusting wheel-braking force to meet varying vehicular or ground-surface conditions, e.g. limiting or varying distribution of braking force
    • B60T8/17—Using electrical or electronic regulation means to control braking
    • B60T8/172—Determining control parameters used in the regulation, e.g. by calculations involving measured or detected parameters
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
    • G01P3/00—Measuring linear or angular speed; Measuring differences of linear or angular speeds
    • G01P3/42—Devices characterised by the use of electric or magnetic means
    • G01P3/44—Devices characterised by the use of electric or magnetic means for measuring angular speed
    • G01P3/48—Devices characterised by the use of electric or magnetic means for measuring angular speed by measuring frequency of generated current or voltage
    • G01P3/481—Devices characterised by the use of electric or magnetic means for measuring angular speed by measuring frequency of generated current or voltage of pulse signals
    • G01P3/489—Digital circuits therefor

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  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Transportation (AREA)
  • Mechanical Engineering (AREA)
  • Regulating Braking Force (AREA)
  • Transmission And Conversion Of Sensor Element Output (AREA)
  • Manipulation Of Pulses (AREA)
  • Linear Or Angular Velocity Measurement And Their Indicating Devices (AREA)
  • Measuring Frequencies, Analyzing Spectra (AREA)

Description

【発明の詳細な説明】 本発明は、速度センサの出力パルスの周期変化
から加減速度を検出する装置に関し、特に車輛の
アンチスキツド装置に用いて有効なものである。
電子制御式アンチスキツド装置においては、車
輪をロツクせずに制動距離が最短となるように制
動力を制御するための情報の１つとして、速度セ
ンサにより得られた車輪回転数に比例する周波数
の出力パルスから車輪加速度および車輪減速度の
検出を行なつている。この場合、制御機能を高め
るためには、低速域から高速域までの広い速度範
囲にわたつて精度良く、かつ極めて短時間に加減
速度の検出が行なわれねばならない。
従来この種の加減速度検出装置では、第１図イ
に示すように速度センサの出力パルスＰの周期
To-1，To……を逐次観測し、その周期Toと１つ
前の周期To-1の観測データを用いて、次式によ
り加減速度αを計算していた。
α＝ｋ（１／To−１／To-1）／（To-1＋To／２） （ｋ：比例常数） この場合、観測する周期はパルスと次のパルス
との時間間隔、つまり１パルス区間の周期に限ら
れている。
しかしながら、このような従来の加減速度検出
装置では、高速域になると、観測された周期To
と１つ前の周期To-1の間にほとんど差がなく、
加減速度を精度良く検出できないという欠点があ
る。たとえば、車輛のアンチスキツド装置での実
測例によると、100Km／ｈの走行速度から0.1Gで
減速するときの速度センサの出力パルスの周期
を、１パルス、1μsのクロツクパルスで数えた場
合、 To＝To-1＝522パルス（＝522μs） となり、周期差が検出できない。その理由は、 (1) 時間的にすぐ隣同士のパルス周期を比較して
いること。
(2) 観測するパルス区間が短いこと。
にあるので、解決策の１つとして、第１図ロに示
すように速度センサの出力パルスＰの複数区間ず
つの周期To-1，Toを測つて比較することが考え
られる。この方法は、前記(1)、(2)の問題点を解決
して高速域での微小値の加減速度を精度良く検出
するのに有効であるが、一面次のような欠点を持
つている。
実測例によれば、100Km／ｈから0.1Gで減速す
る場合、速度センサの出力パルスの周期の差を
1μs単位で検出するためには、観測パルス区間と
して少くとも８パルス区間が必要である。第２図
は観測パルス区間を８パルス区間とした場合の
100Km／ｈ走行時と10Km／ｈ走行時のパルス周期
を比較して示した図で、100Km／ｈの走行速度か
ら0.1Gで減速する場合には、同図イから１パル
ス区間の周期をt1＝t2＝522クロツクパルス（＝
522μs）とすると、観測パルス区間の周期To-1，
Toは約4000クロツクパルス（＝４ｍｓ）である
が、10Km／ｈの走行速度から0.1Gで減速する場
合には、同図ロに示すように観測パルス区間
To-1，Toが約40000クロツクパルス（＝40ｍｓ）
となり、減速度が検出されるまでに40ｍｓ以上の
時間を要する。このとき、１パルス区間の周期は
t1＝5225μs、t2＝5234μsというように、１パルス
区間の周期の比較でも十分差が検出できる状態に
あるので、低速域では必要以上に大きな検出の遅
れが生ずることになり、検出された加減速度を制
御情報として用いる場合、制御の応答性をそこな
う結果になる。
本発明は上記の点にかんがみてなされたもの
で、低速域での検出の遅れを必要以上に大きくす
ることなく、高速域での低加減速度を精度良く検
出できる加減速度検出装置を提供することを目的
とする。
上記目的を達成するため本発明では、車輪回転
数に比例した周波数のパルスを出力する速度セン
サからの出力パルスのＮパルス区間ずつの周期を
逐次観測する第１の手段と、上記Ｎパルス区間ず
つの周期観測データを記憶する第２の手段と、上
記Ｎパルス区間ずつの周期観測データと上記第２
の手段に記憶されている１つ前の対応するＮパル
ス区間の周期観測データから周期差を求め設定値
と比較して周期差の有無を判定する第３の手段
と、上記周期差と観測パルス数Ｎに基づいて加減
速度を計算する第４の手段と、上記第３の手段よ
り周基差無の判定結果が出されたときは次の観測
パルス数Ｎを予め定めた上限値に達するまで逐次
増加させて上記した周期観測データの比較を繰り
返し行なわせ第５の手段と、上記第３の手段より
周期差有の判断結果が出されたときは上記第４の
手段による加減速度計算結果をそのまま出力し、
観測パルス数Ｎが上記した上限値に達してもなお
周期差有の判定結果が出されなかつたときは加減
速度出力を０とする第６の手段とを備える構成と
したものである。
以下、本発明の実施例を図面に基づいて説明す
る。
第３図は本発明の一実施例のシステム構成を示
す。この実施例では、速度センサの出力パルスの
Ｎパルス区間ずつの周期を観測する手段として、
クロツク発振器１、カウンタ２、ラツチ回路３を
備えている。クロツク発振器１からのクロツクパ
ルスCPはカウンタ２で積算され、各瞬間の時刻
を表わすカウンタ２の出力ｘは並列8bitでラツチ
回路３に入力される。ラツチ回路３は、パルス制
御部９からのラツチ信号Po（1bit）が入つたとき
のカウンタ出力ｙ（その瞬間の時刻を表わすデー
タ）を保持し、記憶部４へ出力する。
記憶部４は、Ｎパルス区間ずつの周期観測デー
タを記憶する部分で、３つのメモリＡ，Ｂ，Ｃと
メモリ制御部５からなり、メモリ制御部５は主制
御部８からの転送パターン決定信号ｂ（2bit）に
従つて入力されたデータをメモリＡ，Ｂ，Ｃのど
れに入れるべきかの決定およびメモリＡ，Ｂ，Ｃ
相互間のデータ転送を行なう。後で詳しく述べる
が、３つのメモリのうち、メモリＡには最も古い
データが入り、メモリＢ、Ｃの順に新しいデータ
が入るようになつている（以下、各メモリの内容
も同じＡ，Ｂ，Ｃの符号で表わす）。
比較演算部６は、周期差の判定および加減速度
の計算を行なう部分で、メモリＡ，Ｂ，Ｃからの
データ（8bit×３）に基づき、まず（Ｃ−Ｂ）−
（Ｂ−Ａ）、すなわち（Ｃ−Ｂ）で表わされるＮパ
ルス区間の周期観測データと（Ｂ−Ａ）で表わさ
れる１つ前の対応するＮパルス区間の周期観測デ
ータの差を計算して、その差が設定値以上である
か否かで周期差の有無を判定し、その判定結果を
周期差有の場合は“１”、周期差無の場合は“０”
の２値信号Dfで主制御部８および加減速度出力
部７へ出力する。
同時に、次式により加減速度αを計算する。
α＝Ｎ（１／Ｃ−Ｂ−１／Ｂ−Ａ）／（Ｃ−Ａ／２
） Ｎは観測パルス数で、この情報は主制御部８か
ら与えられる。
加減速度の計算結果は加減速度出力部７に入力
され、これと比較演算部６からの周期差判定出力
Dfおよび主制御部８からの加減速度０判別信号
βによつて最終的な加減速度出力が決定される。
主制御部８は、比較演算部６からの周期差判定
出力Dfを受けて次の観測パルス数Ｎおよび記憶
部４のデータ転送パターンを決定し、4bitのバイ
ナリコードからなる観測パルス数決定信号ａ（a1，
a2，a3，a4）と2bitのバイナリコードからなる転
送パターン決定信号ｂ（b1，b2）を出力する。ま
た、この主制御部８は、常時“１”であり、観測
パルス数Ｎが上限値に達しても周期差有の判定結
果が出ない場合に限つて“０”となる加減速度０
判別信号βを出力する。
パルス制御部９は、主制御部８からの観測パル
ス数決定信号ａにより、図示しない速度センサか
らの出力パルスＰを間引き処理して、観測パルス
数Ｎに対応したラツチ信号Poをつくる。
上記各部の構成および動作をさらに詳しく説明
すれば次の通りである。
第４図は速度センサの出力パルスＰとラツチ信
号Poの関係を示す図で、観測パルス数を１、２、
４、８の４段階に設定した例である。
この図に示すように、Ｎ＝１では速度センサの
出力パルスＰがそのままラツチ信号として使用さ
れ、観測される周期To-1，Toはそれぞれ１パル
ス区間の周期であり、Ｎ＝２では速度センサの出
力パルスＰを１個ずつ間引いたものがラツチ信号
Poとなり、観測される周期２To-1，２Toはそれ
ぞれ２パルス区間の周期となる。同様に、Ｎ＝４
では速度センサの出力パルスＰを３個ずつ間引い
たものがラツチ信号Poとして使用され、観測さ
れる周期４To-1，４Toはそれぞれ４パルス区間
の周期となり、Ｎ＝８では速度センサの出力パル
スＰを７個ずつ間引いたものがラツチ信号Poと
して使用され、観測される周期８To-1，８Toは
それぞれ８パルス区間の周期となる。
この場合、観測パルス数はＮ＝１に初期設定さ
れ、観測された周期を比較して差がない場合はＮ
＝２、４、８と逐次大きな値に設定して周期の比
較を繰り返し行ない、周期差有と判定された場合
および観測パルス数がその上限値であるＮ＝８に
達してもなお周期差有の判定結果が出されなかつ
た場合には次の観測パルス数が初期値（＝１）に
再設定されるものとする。
第５図はクロツクパルスCP、カウンタ出力ｘ、
ラツチ信号Po、ラツチ出力ｙ、周期To-1，Toの
関係を示す図である。
第６図は１回の周期比較が終つて次の周期比較
に移る過程でのメモリＡ，Ｂ，Ｃへのデータ転送
の様子を、観測パルス区間と対応させて示した図
で、は転送前のメモリ内容、は転送後のメモ
リ内容、実線矢印はメモリ間のデータ転送経路、
点線矢印は新しいデータの入力経路を示す。
データ転送パターンには次の４通りがある。
(1) パターン１ １パルス区間の周期観測データを比較して差
が現われたときのデータ転送パターンで、メモ
リ間ではＢ→Ａ、Ｃ→Ｂのデータ転送が行なわ
れ、メモリＣには新しいデータが入力される
（現在の観測パルス数、次の観測パルス数とも
に１）。
(2) パターン２ ｎ（＝２、４、８）パルス区間の周期観測デ
ータを比較して差が現われたときのデータ転送
パターンで、メモリ間ではＣ→Ａのデータ転送
が行なわれ、メモリＢ，Ｃには新しいデータが
入力される（現在の観測パルス数ｎ、次の観測
パルス数１）。
(3) パターン３ ｍ（＝１、２、４）パルス区間の周期観測デ
ータを比較して差が現われないときのデータ転
送パターンで、メモリ間ではＣ→Ｂのデータ転
送が行なわれ、メモリＣには新しいデータが入
力される。メモリＡの内容は変わらない（現在
の観測パルス数ｍ、次の観測パルス数２×ｍ）。
(4) パターン４ ８パルス区間の周期観測データを比較して差
が現われないときのデータ転送パターンで、メ
モリ間ではＣ→Ａのデータ転送が行なわれ、メ
モリＢ，Ｃには新しいデータが入力される（現
在の観測パルス数８、次の観測パルス数１）。
このパターン４はパターン２と実質的に同一で
あるから、以下、データ転送パターンは１から３
までとする。
なお、８パルス区間の周期観測データを比較し
て差が現われないときには、前述のように主制御
部８からβ＝“０”の信号が出力される。
第７図は以上のデータ転送パターンに関する説
明をまとめた表で、この表に示すデータ転送パタ
ーンおよび次の観測パルス数の決定は前述のよう
に主制御部８で行なわれる（第７図の一番下の欄
は主制御部８の内部状態と入出力の関係を示す） 第８図は主制御部８の構成の一例を示す図であ
る。a1，a2，a3，a4は4bitの観測パルス数決定信
号出力、b1，b2は2bitの転送パターン決定信号出
力で、現在の観測パルス数を表わす出力a1，a2，
a3，a4をラツチ回路１０に入力し、後述するメモ
リ制御部５の論理回路２６から出されるリセツト
出力Ｒを遅延回路１１で若干遅らせた信号によ
り、比較演算部６から主制御部８に周期差判定出
力Dfが出されるのと同期してラツチ回路１０に
記憶された信号を論理素子NAND1，NAND2，
OR1，OR2，AND1，AND2，AND3の一方の入
力に図示のようにフイードバツクさせ、
NAND1，OR2の他方の入力には周期差判定出力
Dfを入れ、AND1，AND2，AND3，NAND2の
他方の入力には周期差判定出力Dfをインバータ
１２で反転した信号を入れ、NAND1とOR1の出
力をさらにNAND3に入力する。こうすることに
よつて、OR2，AND1，AND2，AND3より次の
観測パルス数を決定する信号出力a1，a2，a3，a4
を、NAND1，NAND3より次のデータ転送パタ
ーンを決定する信号出力b1，b2を、NAND2から
は加減速度０を判別する信号βを得ている。
第９図は主制御部８から観測パルス数決定信号
を受けてラツチ信号Poをつくるパルス制御部９
の構成例を示す図で、観測パルス数決定信号a1，
a2，a3，a4を記憶するラツチ回路１３の出力と図
示しない速度センサからの出力パルスＰを計数す
るカウンタ１４の出力を比較的１５で比較し、両
方の出力が一致したときモノマルチバイブレータ
１６から発生するワンシヨツトパルスをラツチ信
号Poとして第３図のラツチ回路３へ送る。カウ
ンタ１４はこのラツチ信号Poでリセツトされ、
上記の動作を繰り返す。ラツチ回路１３は観測パ
ルス数決定信号とカウンタ出力の比較のタイミン
グをとるためのもので、遅延回路１７によりラツ
チ信号Poより若干遅れた時点での入力を記憶す
る。以上の動作により、１回の周期比較が終つて
次の周期比較に移るまでの間に、第６図のパター
ン１、パターン３では１個、パターン２では２個
のラツチ信号Poが発生する。
第１０図はメモリ制御部５とメモリＡ，Ｂ，Ｃ
の関係を示すブロツク図で、各素子の機能は次の
通りである。
メモリＡ，Ｂ，Ｃはシフトレジスタであり、
S1，S0入力で決まるモードによつて次のように動
作する。
モード０（S1＝０、S0＝０）：クロツク禁止 モード１（S1＝０、S0＝１）：右シフト モード３（S1＝１、S0＝１）：8bit並列入力 （モード２は左シフトであるが、ここでは使わな
い） 各メモリからは8bit並列出力が常に出ている。
ラツチ回路１８，１９，２０は、後述する論理
回路２６のリセツト出力Ｒを遅延回路２１で若干
遅らせた信号を受けて、メモリＡ，Ｂ，Ｃへのデ
ータ転送が終つた時点でメモリ出力を比較演算部
６へ送り出す。
カウンタ２２は、各メモリに入力されたクロツ
クパルスを数え、カウント数が８になると出力c1
＝１となる。以下、８の倍数を数えるごとに出力
に１を加えc1，c2，c3の3bitで出力する。このカ
ウンタ２２も論理回路２６からのリセツト出力Ｒ
を遅延回路２１で若干遅らせた信号により、各メ
モリへのデータ転送が終つた時点でリセツトされ
る。
フリツフロツプ２３は、クロツクゲート２４を
制御するためのもので、論理回路２６のリセツト
出力Ｒを遅延回路２５で遅延させて得た転送開始
信号により、前の観測パルス区間の周期比較が終
つた時点でセツトされ、論理回路２６のリセツト
出力Ｒを遅延回路２１で若干遅らせた信号によ
り、各メモリへのデータ転送が終つた時点でリセ
ツトされる。
論理回路２６は、主制御部８からの転送パター
ン決定信号b1，b2とカウンタ出力c1，c2，c3を入
力し、メモリモード決定信号S1A，S0A，S1B，
S0B，S1C，S0Cとリセツト信号Ｒを出力する回
路で、その入力と出力の間には第１１図に示すよ
うな関係がある。同図はb1，b2の表わす２進数を
「パターン」、c1，c2，c3の表わす２進数を「カウ
タ出力」として示し、×印はカウンタ出力がない
ことを示している。
次に、各転送パターンでの動作を説明する。
パターン１ (1) 遅延回路２５からの転送開始信号でフリツプ
フロツプ２３がセツトされる。
(2) ゲート２４が開かれ、クロツクパルスCPが
入力される。
(3) 転送パターン＝１、カウンタ出力＝０なの
で、メモリＡ，Ｂ，Ｃともにモード＝１であ
り、いずれも１ビツトずつ右シフトされる。
(4) クロツクが８発入るまでカウンタ出力＝０の
ままなので、結局８ビツト右シフトされ、メモ
リ内容はＢ→Ａ、Ｃ→Ｂ、Ｃ＝０（入力なし）
となる。
(5) クロツクが８発入るとカウンタ出力＝１とな
るので、メモリＡ，Ｂはモード＝０、メモリＣ
はモード＝３となる。したがつて、Ａ，Ｂの内
容は変わらないが、Ｃにはラツチ回路３からの
新しい8bitデータが入る。
(6) さらにクロツクが８発入るとカウンタ出力＝
２となるので、メモリＡ，Ｂ，Ｃともにモード
＝０となり、リセツト出力Ｒ＝“１”となる。
このリセツト出力Ｒで遅延回路２１の設定時間
だけ遅れてフリツプフロツプ２３がリセツトさ
れ、ゲート２４が閉じてクロツクを遮断する。
(7) 同時に、カウンタ２２が０にリセツトされ、
また、ラツチ回路１８，１９，２０からメモリ
Ａ，Ｂ，Ｃのデータが出力される。
パターン２ (1) 遅延回路２５からの転送開始信号でフリツプ
フロツプ２３がセツトされる。
(2) ゲート２４が開かれ、クロツクパルスが入力
される。
(3) 転送パターン＝２、カウンタ出力＝０なの
で、メモリＡ，Ｂ，Ｃともにモード＝１であ
り、いずれも１ビツトずつ右シフトされる。
(4) クロツク８発でメモリＡ，Ｂ，Ｃは８ビツト
右シフトされ、メモリ内容はＢ→Ａ、Ｃ→Ｂ、
Ｃ＝０となる。
(5) カウンタ出力＝１になると、メモリＡ，Ｂは
モード＝０、メモリＣはモード＝３となるの
で、Ａ，Ｂの内容は変化なく、Ｃには新しい
8bitデータが入力される。
(6) さらにクロツクが８発入ると、カウンタ出力
＝２となるので、メモリＡ，Ｂ，Ｃともにモー
ド＝１となり、再び右シフトされる。
(7) クロツク８発でメモリＡ，Ｂ，Ｃは8bit右シ
フトされ、メモリ内容はＢ→Ａ、Ｃ→Ｂ、Ｃ＝
０となる。結局、前のデータはＣ→Ｂ→Ａと転
送され、新しいデータ入力はＣ→Ｂと転送さ
れたことになる。
(8) カウンタ出力＝３になると、メモリＡ，Ｂは
モード＝０、メモリＣはモード＝３になるの
で、メモリＣに新しいデータ入力が入る。
(9) カウンタ出力＝４になると、メモリＡ，Ｂ，
Ｃともにモード＝０となり、リセツト出力Ｒ＝
“１”となる。以下の動作はパターン１と同じ
である。
パターン３ (1) 遅延回路２５からの転送開始信号によりフリ
ツプフロツプ２３がセツトされる。
(2) ゲート２４が開かれ、クロツクパルスが入力
される。
(3) 転送パターン＝３、カウンタ出力＝０なの
で、メモリＡはモード０、メモリＢ，Ｃはモー
ド＝１となり、Ｂ，Ｃだけが右シフトされる。
(4) クロツク８発でＢ，Ｃが８ビツト右シフトさ
れ、メモリ内容はＣ→Ｂ、Ｃ＝０（Ａは変わら
ず）となる。
(5) カウンタ出力＝１になると、メモリＡ，Ｂは
モード＝０、メモリＣはモード＝３になるの
で、Ｃには新しい8bitデータが入力される。
(6) カウンタ出力＝２になると、メモリＡ，Ｂ，
Ｃともにモード＝０となり、リセツト出力Ｒ＝
“１”となる。以下の動作はパターン１、２と
同じである。
第１２図は以上の動作を行なわせるための論理
回路２６の構成例を示す図で、この例では論理素
子NAND4，AND4，AND5，AND6，OR3，
OR4，OR5，OR6、インバータ２７，２８，２９
を用いてb1，b2およびc1，c2，c3入力からS1A，
S0A，S1B，S0B，S1C，S0CおよびＲ出力を得て
いる。この場合、S1A，S1Bは入力に関係なく
“０”である。
第１３図は比較演算部６の構成例を示す図で、
データ転送が終るごとに記憶部４から送られてく
るメモリ出力Ａ，Ｂ，Ｃに基づいて、（Ｂ−Ａ）、
（Ｃ−Ｂ）、（Ｃ−Ａ）の計算を行なう減算器３０，
３１，３２と、その計算結果から（Ｃ−Ｂ）−（Ｂ
−Ａ）、すなわちＮパルス区間の周期観測データ
（Ｃ−Ｂ）とその１つ前の対応するＮパルス区間
の周期観測データ（Ｂ−Ａ）の差を計算する減算
器３３と、減算器３３の計算結果を設定値Ｓと比
較し、その差が設定値以上であるか否かで周期差
の有無を判定する比較器３４と、（Ｃ−Ｂ）、（Ｂ
−Ａ）の逆数をとる除算器３５，３６と、
１／Ｃ−Ｂ−１／Ｂ−Ａの計算を行なう減算器３７と、 その計算結果に観測パルス数Ｎを掛ける乗算器３
８と、その計算結果を前に求めた（Ｃ−Ａ）で割
り、α＝Ｎ（１／Ｃ−Ｂ−１／Ｂ−Ａ）／Ｃ−Ａの値を 算出する除算器３９から構成され、主制御部８へ
は比較器３４の判定出力Dfを送り、加減速度出
力部７へは判定出力Dfとともに除算器３９の出
力αを送る。観測パルス数Ｎは主制御部８から観
測パルス数決定信号a1，a2，a3，a4で与えられ
る。
第１４図は加減速度出力部７の構成例を示す図
で、主制御部８からのβ出力が“１”であれば、
ゲート４０が開いて比較演算部６からの加減速度
データα（8bit）がそのままラツチ回路４１に入
力され、ラツチ回路４１にはインバータ４２と論
理和回路OR7よりDf＝“１”またはβ＝“０”の条
件でのみラツチ信号が与えられるようになつてい
る。したがつて、周期差有と判定されたとき
（Df＝“１”、β＝“１”）は、その周期差に対応す
る加減速度データαがそのままラツチ回路４１か
ら出力され、周期差無と判定されたとき（Df＝
“０”）でもβ＝“１”であれば、ラツチ回路４１
からの出力は前のままであり、Df＝“０”、β＝
“０”が入力されたときはゲート４０からのデー
タ入力が０となるので、ラツチ回路４１はこの状
態を記憶して加減速度＝０を出力する。
このようにして得られた加減速度出力はアンチ
スキツド装置の制動力を制御するための情報とし
て十分な精度を有し、検出の遅れも十分小さくす
ることができる。すなわち、１パルス区間の観測
データを比較して周期差が出ない場合には、Ｎ＝
２、４、８と観測パルス区間を伸ばして周期差を
とることにより、高速域での微小値の加減速度を
精度良く検出でき、一方１パルス区間の周期が長
く、周期差が出やすい低速域では、その周期差が
出た時点で加減速度が検出され、検出の遅れを不
必要に大きくすることがないからである。
本実施例は、加減速度の計算結果の正負を出力
に表示する（たとえば負数を補数表示する）こと
により、加速、減速ともに検出可能である。ま
た、図面には示してないが、比較演算部６で観測
パルス数Ｎと周期Toの観測値（Ｃ−Ｂ）を用い
て、計算式ｖ＝Ｎ／Toより速度Ｖを同時に求めるこ ともできる。
なお、第３図のカウンタ２は前述したメモリ制
御部５の論理回路２６からのリセツト出力を用い
てメモリへのデータ入力が終るごとにリセツトす
ればよく、このようにすればメモリの容量は比較
的小さくてすむ。
以上説明したように本発明によれば、速度セン
サの出力パルスのＮパルス区間ずつの周期観測デ
ータを比較して、差があればその時点での加減速
度の計算結果を出力し、差がなければ観測パルス
数Ｎをさらに増加させて周期観測データの比較を
繰り返し行ない、観測パルス数Ｎが予め定めた上
限値に達してもなお周期差が出ない場合は加減速
度出力を０とする構成としたため、高速域での微
小値の加減速度を精度良く検出できるとともに、
低速域での検出の遅れを小さくできるという優れ
た効果が得られる。
特に、上記実施例に示したように、観測パルス
数Ｎを１から始まり、周期差無の判定結果が出さ
れるごとに２、４、８と逐次倍増するように定め
た場合には、前の周期比較が終つた時点でメモリ
に記憶されているそれまでの観測データを次の観
測データとの比較に利用できるため、加減速度検
出時間の短縮およびデータ転送パターンの簡略化
をはかることができる。
【図面の簡単な説明】
第１図は従来の加減速度検出装置の原理説明
図、第２図は高速域と低速域での観測パルス区間
の比較説明図、第３図は本発明の一実施例のシス
テム構成図、第４図は被観測パルスとラツチ信号
の関係図、第５図はパルス周期観測手段の動作説
明図、第６図はメモリのデータ転送パターンを示
す説明図、第７図は主制御部の内部状態と入出力
の関係を示す図表、第８図は主制御部の論理構成
図、第９図はパルス制御部の構成図、第１０図は
記憶部構成素子のブロツク図、第１１図はメモリ
制御用論理回路の入出力関係を示す図表、第１２
図はメモリ制御用論理回路の構成図、第１３図は
比較演算部の構成図、第１４図は加減速度出力部
の構成図である。 １……クロツク発振器、２……パルス周期観測
用カウンタ、３……パルス周期観測用ラツチ回
路、４……記憶部、Ａ，Ｂ，Ｃ……メモリ、５…
…メモリ制御部、６……比較演算部、７……加減
速度出力部、８……主制御部、９……パルス制御
部、Ｐ……速度センサの出力パルス、To……Ｎ
パルス区間の周期、To-1……１つ前の対応する
Ｎパルス区間の周期、CP……クロツクパルス、
ｘ……カウンタ出力、ｙ……ラツチ回路出力、α
……加減速度データ、Df……周期差判定出力、
ａ（a1，a2，a3，a4）……観測パルス数決定信号、
ｂ（b1，b2）……転送パターン決定信号、β……
加減速度０判別信号、Po……ラツチ信号。

Claims (1)

    【特許請求の範囲】
  1. １ 車輪回転数に比例した周波数のパルスを出力
    する速度センサからの出力パルスのＮパルス区間
    ずつの周期を逐次観測する第１の手段と、上記Ｎ
    パルス区間ずつの周期観測データを記憶する第２
    の手段と、上記Ｎパルス区間ずつの周期観測デー
    タと上記第２の手段に記憶されている１つ前の対
    応するＮパルス区間の周期観測データから周期差
    を求め設定値と比較して周期差の有無を判定する
    第３の手段と、上記周期差と観測パルス数Ｎに基
    づいて加減速度を計算する第４の手段と、上記第
    ３の手段より周期差無の判定結果が出されたとき
    は次の観測パルス数Ｎを予め定めた上限値に達す
    るまで逐次増加させて上記した周期観測データの
    比較を繰り返し行なわせる第５の手段と、上記第
    ３の手段より周期差有の判定結果が出されたとき
    は上記第４の手段による加減速度計算結果をその
    まま出力し、観測パルス数Ｎが上記した上限値に
    達してもなお周期差有の判定結果が出されなかつ
    たときは加減速度出力を０とする第６の手段とを
    備えたことを特徴とする加減速度検出装置。
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