JPH08501631A

JPH08501631A - フルおよび部分サイクル計数装置および方法

Info

Publication number: JPH08501631A
Application number: JP6508265A
Authority: JP
Inventors: ラダス，ピーター・エヌ; メーラー，リン・ダブリュ; プファイファー，フレデリック・アール
Original assignee: ハネウエル・インコーポレーテッド
Priority date: 1992-09-16
Filing date: 1993-09-15
Publication date: 1996-02-20
Anticipated expiration: 2017-04-30
Also published as: WO1994007150A1; EP0660938B1; CA2133837C; JP3278679B2; USRE35296E; US5323437A; CA2133837A1; DE69307715D1; EP0660938A1; DE69307715T2

Abstract

(57)【要約】完全サイクルの数を決定し、これに、フル・サイクルの最後の立上がりの時間とサンプル期間の終了時との間に生じた高周波数クロック・サイクルの数と、サンプル期間の開始前の最後の立上がりとサンプル期間の開始との間に生じた高周波数クロック・サイクルの数と完全サイクルにおける高周波数クロック・サイクルの数とを計数することにより得られた値を加算することにより、サンプル期間における周波数変調信号に生じた、フル・サイクルだけでなく部分サイクルを含んでいるサイクルの数を決定する装置を提供する。

Description

【発明の詳細な説明】フルおよび部分サイクル計数装置および方法発明の分野本発明は、サンプル期間において周波数変調電気信号に生じるサイクルおよび部分サイクルの数を正確に計数する方法および装置に関する。さらに詳しくは、本発明は、サンプル期間におけるディジタル加速度計の２つの出力のサイクルを計数することにより、加速度計が受けた速度の増分変化を決定する方法および装置に関する。発明の背景加速度を検出する技術において、発明者ピーターによる特許第4,712,427号に示されているタイプの加速度計は、４つのディジタル出力を発生するよう動作する。これら出力の２つは、加速度依存周波数変調信号の形態である。他の２つの出力は、それぞれ温度および較正係数に関する情報を与える。加速度計が受けた速度の増分変化を計算するには、２つの第１出力間の周波数変化を決定しかつ２つの第２出力にしたがって調整すればよい。周波数変化の決定は、サンプル期間における各出力のサイクル数を計数するカウンタにより行なわれる場合がある。高い精度を得るためには、サンプル期間におけるフル・サイクルの数だけでなくこの期間において生じる部分サイクルの数も計数する必要がある。２つの加速度依存周波数変調出力のフルおよび部分サイクルの数が得られれば、サンプル期間における平均周波数は、システム・プロセッサにより数値変換され、加速度計の検出軸に沿った増分速度を計算することができる。フルおよび部分サイクル計数装置は、ハルシングII他による特許第4,786,861 号に述べられており、この装置は、２つの連続ストローブ信号により定められたサンプリング期間におけるフル・サイクルの数を表す出力計数を供給するよう動作する第１カウンタと、未知の周波数の１フル・サイクル中に生じる高周波クロック・サイクルの整数値を計数する第２カウンタと、サンプル期間の終わりで開始しかつ測定される信号の次の立上がりで終了する期間における高周波クロック・サイクルの整数値を計数する第３カウンタとを用いている。この後者の期間における高周波クロック・サイクルの数値対１フル・サイクルにおける高周波計数の数の比率を１から減算したものは、サンプル期間の終了前に生じるフル・サイクルの部分を表している。上記のように規定された比率は、次のサンプル期間の開始後に生じるフル・サイクルの部分を表している。上記装置における問題は、測定される信号のサイクルの一部に存在している高周波クロック期間の数を決定するのに、サンプル期間の終了後まで待たなければならないことに起因している。結果として、検出軸に沿った速度の増分変化を決定するのに使用される情報を、その後のサンプル期間の終了前に開始した未知の周波数のフル・サイクルの終了後までシステム・プロセッサに送ることができない。発明の概要本発明は、周波数変調ディジタル電気信号のサンプル期間において生じるフルおよび部分サイクルの数を決定し、かつサンプル期間においてこの情報を得て、次のサンプル期間の開始直後にこの情報をシステム・プロセッサに送ることができる装置および方法を提供する。図面の簡単な説明図１は、ディジタル加速度計を含んでいるシステムと、本発明の計数装置を含んでいるアプリケーション特定集積回路（ＡＳＩＣ）と、システム・プロセッサのブロック図を示している。図２は、ディジタル加速度計の出力の１つと、高周波クロックと、サンプル期間を規定する非同調ストローブ入力との関係を示したタイミング図である。図３は、サンプル期間においてディジタル加速度計の出力に生じるフルおよび部分サイクルの量を正確に計数する装置のブロック図である。発明の詳細な説明図１には、４つの出力Ｆ₁、Ｆ₂、Ｆ_T、ＣＣを発生する上記特許第4,712,427号に示されたタイプのディジタル加速度計１０が示されている。Ｆ₁は加速度を表す第１周波数出力で、Ｆ₂は加速度を表す第２周波数出力で、Ｆ_Tはディジタル加速度計の温度を表す周波数出力で、ＣＣはディジタル加速度計の較正係数の直列データ出力である。なお、ディジタル加速度計が加速度を受けていない場合、出力Ｆ₁、Ｆ₂の各周波数は各公称値に等しいが、検出軸に沿って加速度を受けている場合、Ｆ₁、Ｆ₂の周波数の大きさは変化する。Ｆ₁、Ｆ₂の周波数変化は、逆の極性で、検出軸に沿った加速度にほぼ比例する。温度出力Ｆ_Tは、温度の増分変化に関してシステムを調整するため、システム・プロセッサにより使用される周波数変調ディジタル出力である。出力ＣＣは、偏り誤差や利得誤差の影響および非線形誤差の影響を減少するのに使用される較正係数を伝送するのに使用される標準的な直列データ出力で、ここではこれ以上説明しない。出力Ｆ₁は（ＡＳＩＣ）１４へのライン１２で示されている。出力Ｆ₂はライン１６によりＡＳＩＣ１４に送られ、出力Ｆ_Tはライン１８によりＡＳＩＣ１４に送られ、直列データ出力ＣＣはライン２０によりＡＳＩＣ１４に送られる。ストローブ入力２２は、ライン２４を介してＡＳＩＣ１４に送られる信号を発生する。このストローブ信号は、信号Ｆ₁、Ｆ₂の周波数変動を見つけるためのサンプル期間を決定するのに使用される一連の周期パルスから成る。高周波クロック２５は、ライン２６によりＡＳＩＣ１４に送られる入力を発生する。ストローブ信号２２は、高周波クロック２５に対して同期していない。ＡＳＩＣ１４は、システム・プロセッサ３０に送られる複数の出力をライン２８に生じさせる、図３に関して後述する回路を含んでいる。ライン２８の信号は、図３の回路により発生される様々な出力を表す直列または並列データ信号であり、システム・プロセッサ３０は、検出軸に沿ってディジタル加速度計１０が受けている速度の増分変化を表す出力をライン３２に発生するようそれら信号に対して動作する。図２において、（図１の）ディジタル加速度計１０の出力Ｆ₁またはＦ₂の一方は、図２の下方部分において方形波４０により示される一連のサイクルとして示されている。単一サンプル期間は、第１ストローブ・パルス４２の立上がりと次に続くストローブ・パルス４４の立上がりの間の期間であり、このサンプル期間において、加速度計の出力信号４０のフルおよび部分サイクルの数を決定することが要求されている。図２に示すように、高周波クロックの出力は、複数の方形波パルス４６で示されている。縦の破線５０は、パルス４２の立上がりに引かれたサンプル期間の開始を規定し、縦の破線５２は、パルス４４の立上がりに引かれてサンプル期間の終了を規定している。これら２つの縦の破線は、時間ｔ_n- ₁ から時間ｔ_nのサンプル期間を示している。縦の破線５４は、サンプル期間の開始前に生じた加速度計出力の完全なサイクルの最後の第１立上がりに対応して示されており、縦の破線５６は、サンプル期間の直前に生じた加速度計出力４０の立上がりに対応して示されている。ライン５４、５６の間の距離は、１つの完全サイクルの時間を示し、これは図２のＤ_n-1で示されている。同様の縦の破線５８は、サンプル期間の終了前に生じた加速度計の出力信号４０の完全なサイクルの最後の第１立上がりに対応して示され、同様の縦の破線６０は、サンプル期間の終了前に生じた加速度計の出力信号４０の最後の立上がりに対応して示されている。ライン５８、６０の間の距離は、加速度計の出力４０における１つの完全サイクルの期間を示し、これは図２のＤ_nで示されている。なお、サンプル期間中、加速度によりフル・サイクルの時間の長さは縮小または拡張することがあるので、Ｄ_nは、Ｄ_n-1に等しくなくてもよい。最後に、フル・サイクルの期間の一部を表しているライン５６、５０の間の距離は、図２において符号Ｎ_n-1により示され、同様に、フル・サイクルの期間の一部を表しているライン６０、５２の間の距離は、符号Ｎ_nにより示されている。ライン５０、５２の間（サンプル期間）に生じた加速度計の出力信号４０のサイクルの総数は、この期間において生じたフル・サイクルの数と、これに、Ｎ_n により示された部分とフル・サイクルからＮ_n-1引いた部分により示された部分を加えることにより与えられる。この値は、図２の加速度計出力信号４０を受信しかつ発生した立上がりの数ＬＥを連続的に計数する図３の第１カウンタにより得られる。加速度計の出力信号４０の各立上がりは、信号４０の立上がりである。各サンプル期間の終わりに、ＬＥカウンタの出力値はシステム・プロセッサに送られる。システム・プロセッサは、前のサンプル期間の完了時における立上がりカウンタの出力値（ＬＥ_n）を使用し、かつこの値から、前のサンプル期間の開始時における立上がりカウンタの出力値ＬＥ_n-1を減算する。１を引いたこの差は、最後の完全サンプル期間におけるフル・サイクルの数である。第２カウンタは、期間Ｄ_n、Ｄ_n-1において発生しかつ期間Ｎ_n、Ｎ_n-1において発生した高周波クロック・パルス４６の数を計数する。さらに詳しくは、図２から明白なように、サンプル期間において生じたサイクルの総数は、立上がりの数から１を引き、値Ｎ_n／Ｄ_n ⁺（１−Ｎ_n-1／Ｄ_n-1 ）により表される部分サイクルの大きさをプラスすることにより与えられる。したがって、完全サイクルおよび部分サイクルの数の正確な計数Ｎ_Tは、次のように表される。Ｎ_T＝（ＬＥ_n−ＬＥ_n-1−１）＋Ｎ_n／Ｄ_n＋（１−Ｎ_n-1／Ｄ_n-1）（１）この式は、次のように簡単にすることができる。Ｎ_T＝ＬＥ_n−ＬＥ_n-1＋Ｎ_n／Ｄ_n−Ｎ_n-1／Ｄ_n-1 （２）図３は、式２を解くシステム・プロセッサに適した値に達するため、ディジタル加速度計の２つの周波数変調加速度依存出力に存在する様々なフルおよび部分サイクルを計数するよう動作する回路を示している。図３において、破線７０で囲まれたパルス累算器は、ライン７４によりＦ₁で示されたボックス７２から第１入力を受信する。ライン７４におけるボックス７２は、図１のライン１２の出力Ｆ₁に対応している。パルス累算器７０への第２入力は、ライン７８におけるボックス７６の高周波クロック発生器から、ライン８０、８２、８４の３つの分岐線を介して送られる。ライン７８によるクロック７６からの出力は、図２の高周波クロック・パルス信号４６として示されているものと同様である。ストローブ・ボックス８８からの入力は、パルス累積器７０への他の入力としてライン９０により供給され、この信号は、図２のパルス４２、４４のストローブ信号として示されている信号に対応している。パルス源（図示せず）から生じたリセット・パルスＲＳは、図３のライン９２、９３、９４、９５、９６、９７により端子ＲＳにおいてパルス累積器７０の様々な素子に供給され、これら信号は、動作の開始時において様々な素子をリセットするよう動作し、これについてはこれ以上の説明は省略する。図３に示されているイネーブル回路ボックス１００は、ライン９０とライン１０１を介してストローブ８８からの入力を受信する。イネーブル回路１００は、後述するように、図３の様々な素子により使用できるようにするため、複数の各出力Ｅ₁、Ｅ₂、Ｅ₃、Ｅ₄、Ｅ₅、Ｅ₆、Ｅ₇、Ｅ₈を生じるよう動作する。イネーブル回路１００の第１出力Ｅ₁は、累積器７０の上方の端子１０６に接続しているが、簡単化のため、接続を示すラインは図示されていない。同様に、出力Ｅ₂は、ライン１０７に接続し、出力Ｅ₃は、図示されていない接続ラインによりライン１０８に接続している。図３に示されたディスエーブル・ボックス１１０は、ライン１１２を介してイネーブル・ボックス１００からの入力Ｅ₈を受信し、かつライン１１４を介してストローブ・ボックス８８からの入力を受信して、後述する目的のため、パルス累算器７０への入力としてライン１１６に出力を発生する。パルス累算器70の内部に関し、シンクロナイザ・ボックス１２０は、ライン７４の第１周波数Ｆ₁と、ライン８０のクロック７６からのクロック入力を受信する。ライン９２のリセット信号により最初にリセットされた後、標準的な設計のシンクロナイザ１２０は、１高周波クロック期間に等しいパルス幅を有するライン１２２の出力信号Ｆ₅₁として論理１出力パルスを供給するよう動作する。論理１出力パルスは、ライン７４のＦ₁における立上がりの発生の後に、高周波クロックの第１立上がりにおいて開始される。シンクロナイザ１２０は、Ｆ₁における信号の立上がりがクロック信号の立上がりと同時に発生するように、Ｆ₁における信号の立上がりを変更するよう動作する。したがって、ライン１２２の出力Ｆ_s1は、クロック・サイクルの１つの中に任意に発生する様々な周波数入力の立上がりを有するのではなくて、それらは、クロックの立上がりの後、できるだけ速やかに発生するものとなる。シンクロナイザ１２０のライン１２２の出力は、ボックス１２５で示された立上がりカウンタに送られる。このカウンタはライン８２を介してクロック７６からの入力も受信し、ライン９３のリセット信号により最初にクリアされた後、信号Ｆ_s1の立上がりを計数するよう動作する。これは、たとえば１６個の同期Ｄ−フリップフロップを用いることにより行なわれる。これらフリップフロップは、カウンタ１２５において累算されるＦ_s1信号の立上がりの数をディジタル的に表す並列出力をライン１３０に供給する。１６個のＤ −フリップフロップを用いることにより、カウンタは、サンプル期間における信号Ｆ_s1において可能な立上がりの数よりはるかに多い２¹⁶すなわち６５、５３６個の立上がりを計数することができる。ライン１２２の入力信号の各立上がりで常に変化している並列出力は、ライン１３０により立上がり記憶すなわちメモリ・ボックス１３３に供給される。このメモリ・ボックスも、ライン１３０の信号にしたがって設定される１６個のＤ−フリップフロップを含んでいる。ストローブ８８からの信号がライン９０、インバータ１４０、ライン１４２、１４４を介して受信されると、立上がり記憶装置１３３における１６個のＤ−フリップフロップの論理状態は、ライン１３０における立上がりカウンタ１２５の１６ビット並列出力の論理状態に等しく設定され、これら論理状態は、システム・プロセッサに解放されるまで保持される。ライン９０、１０１を介してストローブ８８からの入力を受信するイネーブル回路１００は、ボックス８８からのストローブ信号の発生により決定されるサンプル期間の終了後、所定の時間にライン１０６を介して立上がり記憶ボックス１３３に、タイミングをとったシーケンスで出力Ｅ₁を発生するよう動作する。ライン１０６のこの信号Ｅ₁により、立上がり記憶ボックス１３３は、Ｄ−フリップフロップに記憶された情報をライン１５０における直列または並列出力信号ＬＥ₁として解放する。ライン１５０のこの出力信号は、前のサンプル期間の終了後に、立上がりカウンタ１２５に累算された立上がりの数を表す情報を供給する。この情報は、その後、上記式２を解くのに使用するためシステム・プロセッサに供給される。シンクロナイザ１２０からの同期出力Ｆ_S1は、ライン１５２、１５４によりＯＲゲート１５６の１入力に供給される。ＯＲゲート１５６の他の入力は、リセット信号からライン９５を介して受信される。リセット入力または同期信号Ｆ_S1のいずれかからの論理１状態は、ＯＲゲート１５６からライン１５８に論理１出力状態を生じる。ライン１５８の信号は、第２立上がりカウンタ１６０に供給され、かつ論理１状態にある場合には１６個のＤ−フリップフロップをリセットするよう動作し、論理０状態にある場合には計数を開始させる。第２立上がりカウンタ１６０は、ライン７８、８４によりクロック・ボックス７６からの高周波クロック出力を受信する。したがって、立上がりカウンタ１６０におけるフリップフロップは、高周波クロック信号において計数された立上がりの数を表す並列出力を発生する。この計数は、同期信号ＦＳ１における各立上がりで開始するので、ＬＥカウンタ１６０は、同期出力Ｆ_S1の最後の立上がり以来発生した高周波クロック・サイクルの数を表す並列出力をライン１６２に供給する。この信号は、立上がり記憶ボックス１３３に類似した“Ｎ”記憶ボックス１６５に供給される。この記憶ボックス１６５は、立上がりカウンタ１６０の出力により設定される１６個のＤ−フリップフロップを含んでいる。この計数は、ライン９０、インバータ１４０、ライン１４２およびライン１６７を介してストローブ８８からの信号により設定される。この時、計数はＮ記憶ボックス１６５に保持される。この信号は、ライン１０７に信号Ｅ₂が発生すると、出力ライン１６８に直列または並列形式で解放される。Ｎ記憶ボックス１６５へのＥ₂信号は、前述したようなライン１０６のＥ₁信号と同時には発生しないが、信号Ｅ₁−Ｅ₈の全ては、Ｎ記憶ボックス１６５からの出力１６８が立上がり記憶ボックス１３３からの出力１５０とは異なる時間に解放されるようにタイミングをとったシーケンスで発生される。これは非常に急速に生じるが、図３の回路の様々な記憶ボックスの全てからの全出力は、２つのストローブ・パルスの間のサンプル期間よりかなり短い時間でシステム・プロセッサに供給される。したがって、ライン１６８の出力は、図２のストローブ・パルスの立上がり５２の発生前に、同期信号Ｆ_S1における最後の立上がりの時間から生じる高周波クロック・サイクルの数であるＮ₁を表している。ライン１６８のＮ₁出力は、上記式２を解く際に図１のシステム・プロセッサ３０により使用される。シンクロナイザ１２０からの同期出力Ｆ_S1は、ライン１５２とライン１７０を介してＡＮＤゲート１７２の入力の１つに供給され、ゲートの他の入力は、ライン１１６とインバータ１７４とライン１７６を介してディスエネーブラ１１０から受信される。同期出力Ｆ_S1と、ライン１７６におけるインバータ１７４からの反転ディスエネーブル信号が論理１状態の時には、ライン１８０におけるＡＮＤゲート１７２からの出力は論理１状態にある。ディスエネーブラ１１０は、ライン１１２によりイネーブラ１００からの入力Ｅ₈を受信する。ディスエネーブラ１１０は、Ｄ記憶ボックス１８６や前述したパルス累算器２００内のＤ記憶ボックスからの２つの出力Ｄ₁、Ｄ₂がシステム・プロセッサに供給されたことを表す信号をイネーブラ１００が供給する時まで、論理１状態である出力をライン１１６により供給する。この目的は、システム・プロセッサが前のサンプル期間においてＤ記憶ボックスに記憶された全ての情報を受信した後まで、ライン１８０の出力が論理１状態になることを妨げることである。ライン１８０の信号は、インバータ１８２に供給され、ライン１８４の出力をＤ記憶ボックス１８６に供給する。Ｄ記憶ボックス１８６は、ライン１６２とライン１９０を介して立上がりカウンタ１６０からの出力を受信する。前述した立上がり記憶ボックスとＮ記憶ボックスに類似したＤ記憶ボックス１８６は、１６個のＤ−フリップフロップを含んでいる。この１６Ｄ−フリップフロップは、ライン１８４における入力によりＤ記憶装置１８６が立上がりカウンタ１６０の値を保持すなわち記憶する時まで、同期信号Ｆ_S1における最後の立上がり以来発生した高周波クロック・サイクルの数を表す情報を記憶するように、立上がりカウンタ１６０からの出力にしたがう。Ｄ記憶ボックス１８６におけるＤ−フリップフロップの出力状態は、ライン１８４の論理１状態の発生によりＬＥ記憶ボックス１３３と同様に記憶保持され、かつＮ記憶ボックス１６５は、ライン１０８に “Ｅ₃”信号が発生すると直列または並列形式で記憶されたＤ₁信号を出力ライン１９４に解放する。その後、Ｄ記憶ボックス１８６とパルス累算器２００内のＤ記憶ボックスは、Ｄ記憶ボックスの内容をシステム・プロセッサに送るシーケンスが完了したことを知らせるイネーブル回路１００からの“Ｅ₈”信号をディスエネーブル１１０が受信した時まで、ライン１１４のストローブ信号の最後の立上がりからの期間において、各ＬＥカウンタからの出力によりロードされることはない。その時、これらＤ記憶ボックスは、Ｆ_S1信号の次の立上がりの発生で再びＬＥカウンタの出力の値となる。このように、Ｄ記憶ボックスは完全なサイクルだけに関する情報を受信する。ライン１０８のＥ₃信号が、Ｄ記憶ボックス１８６の内容を直列または並列形式で解放されるようイネーブルする時、Ｄ記憶ボックスは、ストローブ信号の次の立上がりにより決定されるサンプル期間の完了前に、Ｆ_S1信号における最後の完全サイクルからの計数を保持している。このＤ₁信号は、ライン１５０、１６８からの前述した信号ＬＥ₁とＮ₁に関連したシーケンスで直列または並列形式で順次ライン１９４に解放される。したがって、ライン１５０、１６８、１９４の直列出力は、Ｅ₁，Ｅ₂，Ｅ₃信号のタイミングによって重ならないようにシステム・プロセッサに送られ、これら直列出力は上記式２の解を決定する際システム・プロセッサにより使用されるＬＥ₁、Ｎ₁、Ｄ₁を表している。なお、たとえ、ＬＥ_n-1、Ｎ_n-1またはＤ_n-1を表す信号がパルス累算器７０により発生されなかったとしても、最後のサンプル期間の開始時にシステム・プロセッサに送られる情報は、実際にはこの情報であることに留意すべきである。したがって、システム・プロセッサは、サンプル期間の終了時に情報を記憶し、その後、次のサンプル期間の終了時から情報を受信しかつ第１信号Ｆ₁に関して式２を解くのに必要な情報を全て有している。図３の中央に、破線２００で表された第２パルス累算器が示されている。第２パルス累算器２００は、パルス累算器７０と同じもので、パルス累算器７０により受信された信号と同じリセット信号をライン２０２、２０３、２０４において受信する。パルス累算器２００は、図１に示した第２周波数入力信号Ｆ₂をパルス累算器２００に供給するボックス２１０からの第２周波数入力を入力ライン２１２を介して受信する。ライン２１２のボックス２１０は、図１のライン１６における出力Ｆ₂に対応している。パルス累算器２００は、ライン２１４、２１５、２１６を介したイネーブル回路１００からの入力Ｅ₄，Ｅ₅，Ｅ₆と、ライン１１６とライン２１７を介したディスエネーブル回路１１０からの入力と、ライン７８、２１８を介したクロック７６からのクロック入力信号と、ライン９０、２２０を介したストローブ８８からのストローブ信号を受信する。したがって、パルス累算器７０に関して示した回路と同様の回路を含んでいるパルス累算器２００は、パルス累算器７０に関して示した方法と同様の方法で、値ＬＥ₂，Ｎ₂，Ｄ₂を表すライン２２２、２２４、２２６の出力をシステム・プロセッサ３０に発生するよう同様に動作する。パルス累算器２００も、最後のサンプル期間後に発生した情報をシステム・プロセッサに伝送し、したがって、システム・プロセッサは、第２信号Ｆ₂に関し式２を解くのに必要なＬＥ_n-1，Ｎ_n-1，Ｄ_n-1 値を有する。このように、図３の２つのパルス累算器７０、２００は、図１のシステム・プロセッサ３０が、Ｆ₁，Ｆ₂に関し式２を解き、その後、検出軸の沿った速度の増分変化を表す出力信号を数値的に決定しかつ図１のライン３２に発生するのに要する情報を発生する。なお、この情報は、従来技術の特許第4,786,681号において必要であったようにその後さらにデータが累積するのを待つことなく、ストローブ・パルス４４の発生直後のある時点でシステム・プロセッサに伝送することができる。最後に、図３において、ディジタル加速度計の温度を表す周波数変調信号におけるフル・サイクルの数を決定する装置は、ライン２４４の出力を有する温度ボックス２４２を表す周波数変調信号源からの入力を受信する、破線２４０で示した第３パルス累算器から成る。ライン２４４のボックス２４２は、図１のライン１８における出力Ｆ_Tに対応している。パルス累算器７０の場合と同様に、この信号は、ライン２５２からリセット信号を受信した後、シンクロナイザ２５０が、ライン２４４の信号の立上がりとライン７８、２５６を介してクロック回路７６から送られる高周波クロック・サイクルの次の立上がりとが一致するようライン２４４の信号の立上がりを変更して、同期信号Ｆ_STを表す出力をライン２５８に供給するよう、シンクロナイザ２５０に供給される。この信号は立上がりカウンタ２６２に供給され、このカウンタは、ライン２６６のリセット信号によりリセットされた後、立上がりカウンタ２６２が、信号Ｆ_STに生じた立上がりの数を表す出力をライン２６８に供給するよう、ライン７８、２６４を介して高周波クロック入力を受信する。温度信号に関してはそれほど正確でなくてもよいので、信号Ｆ_STに関してそれ以上の操作は必要なく、またライン２５８の立上がりを計数することにより表されるフル・サイクルの数は、システムを温度にしたがって適切に調整するには十分な情報である。立上がりカウンタ２６２からの立上がりの数は、温度記憶ボックス２７２に供給され、そこの１６Ｄ−フリップフロップに記憶される。温度記憶ボックス２７２における１６個のＤ−フリップフロップの出力状態のローディングは、立上がりカウンタ２６２からの累算計数が各サンプル期間の最後にロードされかつ記憶されるように、ライン９０、２７６、インバータ２７８、ライン２８０を介したストローブ・ボックス８８からの信号により制御される。この計数は、ライン２８６によるＴ記憶ボックス２７２へのイネーブル信号Ｅ₇の発生により、直列または並列形式でライン２８４に解放される。このように図１のシステム・プロセッサ３０が受信したＬＥ₁、Ｎ₁、Ｄ₁、ＬＥ₂ 、Ｎ₂、Ｄ₂情報の他、信号ＬＥ_Tは、サンプル期間におけるＦ_T信号の周波数の増分変化を決定するよう、ライン２８４を介してシステム・プロセッサに供給される。これを計算するため、システム・プロセッサは、サンプル期間においてＦ_T 信号に生じたフル・サイクルの数ＮＴを決定しなければならない。式３は、次のように、サンプル期間において生じるフル・サイクルの総数を規定する。Ｎ_T ＝ＬＥ_n−ＬＥn-1−１（３）Ｎ_Tを計算することにより、システム・プロセッサは、ディジタル加速度計の温度の増分変化を決定することができ、また加速度Ｆ₁、Ｆ₂を表すディジタル加速度計１０の２つの周波数変調出力に影響する温度変化のため必要な速度の増分変化に対して数値的な補正を行なうことができる。したがって、本発明は、システム・プロセッサに送られるべき情報として、信号に存在している完全サイクルおよび部分サイクルの数を表す情報を供給するよう動作することができる計数回路を提供する。また、本発明は、多くの改変が可能で、本明細書に開示されたものに限定されず、次の請求の範囲のみにより限定されることは当業者には明白であろう。

【手続補正書】特許法第１８４条の８【提出日】１９９３年８月１３日【補正内容】補正請求の範囲１．サンプル期間における、立上がりをそれぞれ有する複数のサイクルから成る出力信号（Ｆ₁）のフル・サイクルおよび部分サイクルの数Ｎtを決定する装置において、高周波クロック・パルスを発生するクロック装置と、サンプル期間において発生した立上がりの数ＬＥを計数し、サンプル期間の開始前に発生した最後の立上がりとサンプル期間の開始との間に発生したクロック・サイクルの数（Ｎ_n-1）を計数し、サンプル期間の終了前に発生した最後の立上がりとサンプル期間の終了との間に発生したクロック・サイクルの数（Ｎ_n）を計数し、２つの連続的な立上がりの間の期間に発生したクロック・サイクルの数（Ｄ）を計数し、かつサンプル期間の終わりに式Ｎ_t＝ＬＥ−Ｎ_n-1／Ｄ＋Ｎ_n ／Ｄにしたがって前記Ｎ_tを表す出力を発生する計数装置と、から成ることを特徴とする装置。２．計数装置がサンプル期間の開始直前の第１のＤの値（Ｄ_n-1）と、サンプル期間の終了直前の第２のＤ値（Ｄ_n）とを計数する装置を含み、前記Ｎ_tを表す出力が、Ｎ_t＝ＬＥ＋Ｎ_n／Ｄ_n−Ｎ_n-1／Ｄ_n-1にしたがっていることを特徴とする請求項１記載の装置。３．計数装置がサンプル期間の開始時に前記Ｆ₁に発生した立上がりの数（ＬＥ_n-1）と、サンプル期間の終了時に前記Ｆ，に発生した立上がりの数（ＬＥ_n）を記憶する装置を含み、前記ＬＥがＬＥ_n−ＬＥ_n-1により決定されることを特徴とする請求項１記載の装置。４．サンプル期間の開始を示す第１パルスと、サンプル期間の終了を示す第２パルスとを発生する装置をさらに含んでいることを特徴とする請求項１記載の装置。５．信号（Ｆ₁）が、検出軸を有するディジタル加速度計の出力で、前記Ｎ_tが、検出軸に沿った速度の増分変化を表していることを特徴とする請求項１記載の装置。６．ディジタル加速度計は第２出力（Ｆ₂）を有し、装置は、サンプル期間における前記Ｆ₂のフル・サイクルおよび部分サイクルの数（Ｎ'_t）を決定する装置をさらに含み、前記Ｆ₂は、それぞれ立上がりを有する複数のサイクルから成り、計数装置は、サンプル期間において発生した立上がりの数（ＬＥ’）を計数し、サンプル期間の開始前に発生した最後の立上がりとサンプル期間の開始との間に発生したクロック・サイクルの数（Ｎ'_n-1）を計数し、サンプル期間の終了前に発生した最後の立上がりとサンプル期間の終了との間に発生したクロック・サイクルの数（Ｎ'_n）を計数し、２つの連続的な立上がりの間のクロック・サイクルの数（Ｄ’）を計数し、かつＮ't＝ＬＥ’＋Ｎ'_n／Ｄ’−Ｎ'_n-1／Ｄ’にしたがって前記Ｎ'_tを表す出力を発生することを特徴とする請求項５記載の装置において、装置。７．計数装置がサンプル期間の開始直前の第１のＤ’値（Ｄ'_n-1）と、サンプル期間の終了直前の第２のＤ’値（Ｄ'_n）を計数する装置を含み、前記Ｎ'_tを表す出力がＮ'_t＝ＬＥ'+Ｎ'_n／Ｄ’_n−Ｎ'_n-1／Ｄ'_n-1にしたがっていることを特徴とする請求項６記載の装置。８．計数装置がサンプル期間の開始時に前記Ｆ₂に発生した立上がりの数（ＬＥ'_n-1）と、サンプル期間の終了時に前記Ｆ₂に発生した立上がりの数（ＬＥ'_a ）とを記憶する装置を含み、前記ＬＥ’がＬＥ'_a−ＬＥ'_n-1により決定されることを特徴とする請求項６記載の装置。９．前記Ｎ_t、Ｎ'_tを表す出力を受信するよう接続され、かつ検出軸に沿った速度の増分変化を表す出力を生じるよう動作するプロセッサ装置をさらに含んでいることを特徴とする請求項６記載の装置。１０．温度に関して周波数変化する出力信号（Ｆ_T）を受信し、かつ温度の関数として検出軸に沿った増分速度の計算を修正するようプロセッサに信号（ＬＥ_T ）を発生するよう動作する回路装置をさらに含んでいることを特徴とする請求項９記載の装置。１１．前記信号（Ｆ_T）は複数のサイクルから成り、回路装置は、サンプル期間の前記Ｆ_Tのサイクルの数を計数してＬＥ_Tを発生する計数装置を含んでいることを特徴とする請求項１０記載の装置。１２．サンプル期間における信号（Ｆ₁）の、立上がりをそれぞれ有するサイクルおよび部分サイクルの数（Ｎ_t）を決定する方法において、Ａ）サンプル期間を規定する第１および第２ストローブ・パルスを発生する過程と、Ｂ）サンプル期間において複数のクロック・サイクルを発生する過程と、Ｃ）サンプル期間において前記Ｆ₁に発生した立上がりの数ＬＥを計数する過程と、Ｄ）サンプル期間の開始前の前記Ｆ₁の最後の立上がりと第１ストローブ・パルスとの間のクロック・サイクルの数（Ｎ_n-1）を計数する過程と、Ｅ）サンプル期間の終了前の前記Ｆ₁の最後の立上がりと第２ストローブ・パルスとの間のクロック・サイクルの数（Ｎ_n）を計数する過程と、Ｆ）前記Ｆ₁における２つの連続した立上がりの間のクロック・パルスの数（Ｄ）を計数する過程と、Ｇ）式Ｎ_t＝ＬＥ＋Ｎ_n／Ｄ−Ｎ_n-1／Ｄにしたがって前記Ｎ_tを解く過程と、Ｈ）サンプル期間の終わりに前記Ｎ_tを表す値を伝送する過程と、から成ることを特徴とする方法。１３．前記過程Ｆ）は、Ｆ１）サンプル期間の開始前のＦ₁の最後の２つの立上がりの間に発生したクロック・サイクルの数（Ｄ_n-1）を計数する過程と、Ｆ２）サンプル期間の終了前の前記Ｆ₁の最後の２つの立上がりの間に発生したクロック・サイクルの数（Ｄ_n）を計数する過程と、をさらに含み、過程Ｇ）は、式Ｎ_t＝ＬＥ＋Ｎ_n／Ｄｎ−Ｎ_n-1／Ｄ_n-1にしたがって前記Ｆ₁に関してＮ_tを解くことを特徴とする請求項１２記載の方法。１４．前記過程Ｃ）は、Ｃ１）サンプル期間の始めに前記Ｆ₁に生じた立上がりの数（ＬＥ_n-1）を記憶する過程と、Ｃ２）サンプル期間の終わりに前記Ｆ₁に生じた立上がりの数（ＬＥ_n）を記憶する過程と、Ｃ３）式ＬＥ＝ＬＥ_n−ＬＥ_n-1にしたがってＬＥを発生する過程と、をさらに含んでいることを特徴とする請求項１２記載の方法。

───────────────────────────────────────────────────── フロントページの続き (72)発明者プファイファー，フレデリック・アールアメリカ合衆国 55126 ミネソタ州・ショアビュー・リッチモンドコート・1010

Claims

【特許請求の範囲】１．サンプル期間における、立上がりをそれぞれ有する複数のサイクルから成る出力信号Ｆ₁のフル・サイクルおよび部分サイクルの数Ｎ_tを決定する装置において、高周波クロック・パルスを発生するクロック装置と、サンプル期間において発生した立上がりの数ＬＥを計数し、サンプル期間の開始前に発生した最後の立上がりとサンプル期間の開始との間に発生したクロック・サイクルの数Ｎ_n-1を計数し、サンプル期間の終了前に発生した最後の立上がりとサンプル期間の終了との間に発生したクロック・サイクルの数Ｎ_nを計数し、２つの連続的な立上がりの間の期間に発生したクロック・サイクルの数Ｄを計数し、かつ式Ｎ_t＝ＬＥ−Ｎ_n-1/Ｄ＋Ｎ_n/ＤにしたがってＮ_tを表す出力を発生する計数装置と、から成ることを特徴とする装置。２．請求項１記載の装置において、計数装置は、サンプル期間の開始直前の第１Ｄ値Ｄ_n-1と、サンプル期間の終了直前の第２Ｄ値Ｄ_nを計数する装置を含み、Ｎ_tを表す出力は、式Ｎ_t＝ＬＥ＋Ｎ_n/Ｄ_n−Ｎ_n-1/Ｄ_n-1にしたがっていることを特徴とする装置。３．請求項１記載の装置において、計数装置は、サンプル期間の開始時にＦ₁ に発生した立上がりの数ＬＥ_n-1と、サンプル期間の終了時にＦ₁に発生した立上がりの数ＬＥ_nを記憶する装置を含み、ＬＥはＬＥ_n−ＬＥ_n-1により決定されることを特徴とする装置。４．請求項１記載の装置において、サンプル期間の開始を示す第１パルスと、サンプル期間の終了を示す第２パルスを発生する装置をさらに含んでいることを特徴とする装置。５．請求項１記載の装置において、信号Ｆ₁は、検出軸を有するディジタル加速度計の出力で、Ｎ_tは、検出軸に沿った速度の増分変化を表していることを特徴とする装置。６．請求項５記載の装置において、ディジタル加速度計は第２出力Ｆ₂を有し、装置は、サンプル期間におけるＦ₂のフル・サイクルおよび部分サイクルの数Ｎ'_tを決定する装置をさらに含み、信号Ｆ₂は、それぞれ立上がりを有する複数のサイクルから成り、計数装置は、サンプル期間において発生した立上がりの数ＬＥ’を計数し、サンプル期間の開始前に発生した最後の立上がりとサンプル期間の開始との間に発生したクロック・サイクルの数Ｎ'_n-1を計数し、サンプル期間の終了前に発生した最後の立上がりとサンプル期間の終了との間に発生したクロック・サイクルの数Ｎ'_nを計数し、２つの連続的な立上がりの間のクロック・サイクルの数Ｄ’を計数し、かつ式Ｎ'_t＝ＬＥ’＋Ｎ'_n／Ｄ’−Ｎ'_n-1／Ｄ’にしたがってＮ'_tを表す出力を発生することを特徴とする装置。７．請求項６記載の装置において、計数装置は、サンプル期間の開始直前の第１Ｄ’値Ｄ'_n-1と、サンプル期間の終了直前の第２Ｄ’値Ｄ'_nを計数する装置を含み、Ｎ'_tを表す出力は、式Ｎ'_t＝ＬＥ'+Ｎ'_n／Ｄ'_n-Ｎ'_n-1／Ｄ'_n-1にしたがっていることを特徴とする装置。８．請求項６記載の装置において、計数装置は、サンプル期間の開始時にＦ₂ に発生した立上がりの数ＬＥ'_n-1と、サンプル期間の終了時にＦ₂に発生した立上がりの数ＬＥ'_nとを記憶する装置を含み、ＬＥ'はＬＥ'_n−ＬＥ'_n-1により決定されることを特徴とする装置。９．請求項６記載の装置において、Ｎ_t、Ｎ'_tを表す出力を受信するよう接続しかつ検出軸に沿った速度の増分変化を表す出力を生じるよう動作するプロセッサ装置をさらに含んでいることを特徴とする装置。 10．請求項９記載の装置において、温度に関して周波数変化する出力信号Ｆ_T を受信し、かつ温度の関数として検出軸に沿った増分速度の計算を修正するようプロセッサに信号ＬＥ_Tを発生するよう動作する回路装置をさらに含んでいることを特徴とする装置。 11．請求項10記載の装置において、信号Ｆ_Tは複数のサイクルから成り、回路装置は、サンプル期間のＦ_Tにおけるサイクルの数を計数してＬＥ_Tを発生する計数装置を含んでいることを特徴とする装置。 12．サンプル期間における信号Ｆ₁の、立上がりをそれぞれ有するサイクルおよび部分サイクルの数Ｎ_tを決定する方法において、 A)サンプル期間を規定する第１および第２ストローブ・パルスを発生する過程と、 B)サンプル期間において複数のクロック・サイクルを発生する過程と、 C)サンプル期間においてＦ₁に発生した立上がりの数ＬＥを計数する過程と、 D)サンプル期間の開始前のＦ₁の最後の立上がりと第１ストローブ・パルスとの間のクロック・サイクルの数Ｎ_n-1を計数する過程と、 E)サンプル期間の終了前のＦ₁の最後の立上がりと第２ストローブ・パルスとの間のクロック・サイクルの数Ｎ_nを計数する過程と、 F)Ｆ₁における２つの連続した立上がりの間のクロック・パルスの数Ｄを計数する過程と、 G)式Ｎ_t＝ＬＥ＋Ｎ_n/Ｄ−Ｎ_n-1/ＤにしたがってＮ_tを解く過程と、から成ることを特徴とする方法。 13．請求項12記載の方法において、過程F)は、 F1) サンプル期間の開始前のＦ₁の最後の２つの立上がりの間に発生したクロック・サイクルの数Ｄ_n-1を計数する過程と、 F2) サンプル期間の終了前のＦ₁の最後の２つの立上がりの間に発生したクロック・サイクルの数Ｄ_nを計数する過程と、をさらに含み、過程G)は、式Ｎ_t＝ＬＥ＋Ｎ_n/Ｄ_n−Ｎ_n-1/Ｄ_n-1にしたがってＦ₁に関しＮ_tを解くことを特徴とする方法。 14．請求項12記載の方法において、過程C)は、 C1) サンプル期間の始めにＦ₁に生じた立上がりの数ＬＥ_n-1を記憶する過程と、 C2)サンプル期間の終わりにＦ₁に生じた立上がりの数ＬＥ_nを記憶する過程と、 C3) 式ＬＥ＝ＬＥ_n−ＬＥ_n-1にしたがってＬＥを発生する過程と、をさらに含んでいることを特徴とする方法。