JP2605387Y2 - 昇圧コンバータのスナバ回路 - Google Patents

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】本考案は、スイッチング電源装置
の力率改善回路などに応用される昇圧コンバータに関す
る。

【０００２】

【従来の技術】図３は、特開平２−２６９４６９号公報
などに開示される昇圧チョッパ型（Ｂｏｏｓｔ型）回路
に、スナバ回路を設けた昇圧コンバータの従来例を示す
ものであり、同図において、１は商用電源、２は商用電
源１からの交流電源電圧を整流して直流入力電圧Ｖｉｎ
を出力する整流回路であり、この商用電源１および整流
回路２により直流電圧源３が構成される。また、前記整
流回路２の出力両端には、第１のインダクタンス４と第
１のスイッチング素子たるＭＯＳ型ＦＥＴ５との直列回
路が接続されるとともに、ＦＥＴ５の両端には、第１の
ダイオード６と平滑コンデンサ７との直列回路が接続さ
れ、ダイオード６の出力側である平滑コンデンサ７の両
端に出力端子＋Ｖ，−Ｖが接続される。一方、８は前記
スイッチング素子５のドレイン・ソース間に接続された
周知のスナバ回路であり、このスナバ回路８は、抵抗９
およびコンデンサ10からなる直列回路と、抵抗９の両端
に接続されるダイオード11とにより構成される。ＦＥＴ
５のゲートには、制御回路12から所定のパルス導通幅を
有する駆動信号が供給され、この駆動信号によりＦＥＴ
５がスイッチングされることで、出力端子＋Ｖ，−Ｖよ
り直流出力電圧Ｖｏｕｔが取出される。

【０００３】上記構成の昇圧コンバータにおいて、ＦＥ
Ｔ５がオンの時には、インダクタンス４に直流入力電圧
Ｖｉｎが印加され、このインダクタンス４を流れるイン
ダクタ電流ＩＬが傾斜上昇するのに伴って、インダクタ
ンス４にエネルギーが蓄えられる。これに対して、ＦＥ
Ｔ５がオフの時には、整流回路２からの直流入力電圧Ｖ
ｉｎとともに、前記インダクタンス４に蓄えられたエネ
ルギーがダイオード６より出力側の平滑コンデンサ７に
送り出され、インダクタ電流ＩＬは傾斜下降し、かつ、
直流入力電圧Ｖｉｎよりも高い直流出力電圧Ｖｏｕｔが
取り出される。このとき、インダクタ電流ＩＬの平均値
として表わされる整流回路２からの入力電流Ｉｉｎが直
流入力電圧Ｖｉｎに比例した全波整流波形となるよう
に、制御回路12を介してＦＥＴ５をオン，オフ制御すれ
ば、商用電源１に対して純抵抗負荷と等価となり、力率
の向上を達成することが可能となる。

【０００４】また、この一連の動作中において、ＦＥＴ
５がターンオフした瞬間に、スナバ回路８は、インダク
タンス４から送り出されるエネルギーを抵抗９よりコン
デンサ10に吸収させ、このコンデンサ10を充電させるこ
とによって、ＦＥＴ５のドレイン・ソース間電圧の立上
がり速度を下げて、ＦＥＴ５のターンオフ損失を減少さ
せる。そして、ＦＥＴ５がターンオンすると、スナバ回
路８は、前記コンデンサ９に蓄えられたエネルギーを、
ダイオード11よりＦＥＴ５を介して入力側の整流回路２
に戻すようにしている。

【０００５】

【考案が解決しようとする課題】上記従来技術の昇圧コ
ンバータは、スナバ回路８の内部に抵抗９が設けられて
いるため、この抵抗９に電流が流れたときに電力損失が
発生する。したがって、特に、この昇圧コンバータをス
イッチング電源装置の力率改善回路として用いた場合に
は、前記抵抗９の電力損失が装置全体の効率に大きく影
響を及ぼし、高効率を達成できないといった問題点を有
する。

【０００６】一方、実開平２−６１９９０号（実開平４
−２１１８６号）のマイクロフィルムには、スイッチン
グ電源を構成する第１のスイッチング素子の両端に、ダ
イオードとコンデンサを直列に接続し、コンデンサの両
端に第２のインダクタンスと第２のスイッチング素子を
直列に接続し、第１のスイッチング素子がオンからオフ
に移行するとき、第１のインダクタンスの漏れ磁束によ
るサージ電圧を、ダイオードを介してコンデンサを充電
することで抑制し、次に第１のスイッチング素子がオン
の期間に、第２のスイッチング素子を１サイクル以上オ
ン・オフ動作させることで、第２のインダクタンスから
整流ダイオードを介して、コンデンサを放電させるよう
にしたものが開示されている。しかし、このような構成
では、第１のインダクタンスを流れる入力電流に拘わら
ず、第２のスイッチング素子を１サイクル以上強制的に
オン・オフさせているため、スナバ回路内の第２のイン
ダクタンスや巻線の抵抗による損失が常時発生して、さ
らなる高効率化を達成できないという懸念を生じる。

【０００７】そこで、本考案は上記問題点を解決して、
電力損失の発生を抑え、さらに高効率を達成できる昇圧
コンバータのスナバ回路を提供することを目的とする。

【０００８】

【課題を解決するための手段】本考案は、交流電源電圧
を整流する整流回路と、この整流回路に接続される第１
のインダクタンスと第１のスイッチング素子との直列回
路と、前記第１のスイッチング素子の両端に接続される
第１のダイオードと平滑コンデンサとの直列回路とを備
え、前記第１のスイッチング素子がオンの時に前記第１
のインダクタンスにエネルギーを蓄え、前記第１のスイ
ッチング素子がオフの時に前記ダイオードよりこのエネ
ルギーを出力側に送り出すようにした昇圧コンバータに
おいて、前記第１のスイッチング素子の両端に接続され
る第２のダイオードとコンデンサとの直列回路と、前記
コンデンサの両端に接続される第２のインダクタンスと
第２のスイッチング素子との直列回路と、この第２のイ
ンダクタンスと第２のスイッチング素子との接続点と前
記第１のダイオードの出力側間に接続される第３のダイ
オードとからなり、前記第１のスイッチング素子のオフ
期間中に前記第１のインダクタンスから前記第２のダイ
オードを介して前記コンデンサにエネルギーを蓄える一
方、前記第１のスイッチング素子のオン期間中に前記第
２のスイッチング素子をオン・オフして、前記コンデン
サに蓄えたエネルギーを前記第２のインダクタンスから
前記第３のダイオードを介して出力側に送り出すととも
に、前記第１のインダクタンスを流れる入力電流が設定
値よりも低い場合は、前記第２のスイッチング素子をタ
ーンオンさせないように構成したものである。

【０００９】

【作用】請求項１の構成によって、第１のスイッチング
素子がオフ状態の時に、第１のインダクタンスからのエ
ネルギーをコンデンサに蓄え、一方、第１のスイッチン
グ素子のターンオン後、第２のスイッチング素子をター
ンオンさせることで、コンデンサに蓄えられたエネルギ
ーを第２のインダクタンスに移動させる。その後、第２
のスイッチング素子をターンオフさせ、この第２のイン
ダクタンスから第３のダイオードを介して第１のダイオ
ードの出力側にエネルギーを戻すことによって、スナバ
回路内における電力損失を低減できる。

【００１０】また、第１のインダクタンスを流れる入力
電流が設定値よりも低い場合は、第２のスイッチング素
子をターンオンさせないようにしているので、第２のス
イッチング素子を常時オン・オフさせるものに比べて、
スナバ回路を構成する第２のインダクタンスや巻線の抵
抗による損失も少なくなり、さらなる効率の向上を達成
できる。

【００１１】

【実施例】以下、本考案の一実施例につき、図１および
図２を参照して説明する。なお、図１および図２におい
て、前記従来例における図３の回路図と同一部分には同
一符号を付し、その共通する部分の詳細なる説明は省略
する。

【００１２】図１において、31は前記図３におけるスナ
バ回路８に代わり、能動素子により構成されたスナバ回
路である。このスナバ回路31は、ＦＥＴ５のドレイン・
ソース間に接続された第２のダイオード32とコンデンサ
33との直列回路と、このコンデンサ33の両端に接続され
た第２のインダクタンス34と第２のスイッチング素子た
るＭＯＳ型ＦＥＴ35との直列回路と、インダクタンス34
とＦＥＴ35との接続点と前記ダイオード６の出力側であ
るカソード間に接続された第３のダイオード36とにより
構成される。また、ＦＥＴ35のゲートには制御回路37が
接続され、この制御回路37からは、図２に示すように、
制御回路12からの駆動信号Ｓ１の立上がりに対して、所
定時間ｔを経てパルス駆動信号Ｓ２が出力されるように
なっている。

【００１３】そして、制御回路12からの駆動信号Ｓ１が
Ｌレベルになり、ＦＥＴ５がターンオフすると、インダ
クタンス４→ダイオード32→コンデンサ33→整流回路２
に至る経路で電流が流れ、インダクタンス４に蓄えられ
たエネルギーがコンデンサ33に蓄えられるため、ＦＥＴ
５のターンオフ損失は減少する。その後、ＦＥＴ５がタ
ーンオンし、所定時間ｔを経て制御回路37からＨレベル
のパルス駆動信号Ｓ２がＦＥＴ35に供給されると、コン
デンサ33→インダクタンス34→ＦＥＴ35に至る経路で電
流が流れ、コンデンサ33に蓄えられたエネルギーはイン
ダクタンス34に移動する。そして、前記パルス駆動信号
Ｓ２がＬレベルになり、ＦＥＴ35がターンオフすると、
インダクタンス34は電流の連続性を維持するために、イ
ンダクタンス34に蓄えられたエネルギーをダイオード36
を介して直流出力電圧Ｖｏｕｔラインに出力し、これに
よって、スナバ回路31内における電力損失を低減するこ
とが可能となる。

【００１４】また、本実施例のスナバ回路31は、入力電
流Ｉｉｎがある設定値よりも低い場合に、ＦＥＴ35をタ
ーンオンしないことによって、さらに効率を高めること
ができる。すなわち、その理由は、第１に入力電流Ｉｉ
ｎが小さい場合には、ＦＥＴ５のターンオフ損失も小さ
く、また、第２にスナバ回路31は、回路内のコアや巻線
の損失によって、純粋なる無損失を達成できないためで
ある。このように、インダクタンス４を流れる入力電流
Ｉｉｎが設定値よりも低い場合は、ＦＥＴ35をターンオ
ンさせないようにしているので、ＦＥＴ35を常時オン・
オフさせるものに比べて、スナバ回路31を構成するイン
ダクタンス34や巻線の抵抗による損失も少なくなり、さ
らなる効率の向上を達成できる。

【００１５】なお、本考案は上記実施例に限定されるも
のではなく、本考案の要旨の範囲において種々の変形実
施が可能である。例えば、スイッチング素子は実施例中
におけるＭＯＳ型ＦＥＴに限らず、スイッチングトラン
ジスタを用いることも可能である。

【００１６】

【考案の効果】本考案は、交流電源電圧を整流する整流
回路と、この整流回路に接続される第１のインダクタン
スと第１のスイッチング素子との直列回路と、前記第１
のスイッチング素子の両端に接続される第１のダイオー
ドと平滑コンデンサとの直列回路とを備え、前記第１の
スイッチング素子がオンの時に前記第１のインダクタン
スにエネルギーを蓄え、前記第１のスイッチング素子が
オフの時に前記ダイオードよりこのエネルギーを出力側
に送り出すようにした昇圧コンバータにおいて、前記第
１のスイッチング素子の両端に接続される第２のダイオ
ードとコンデンサとの直列回路と、前記コンデンサの両
端に接続される第２のインダクタンスと第２のスイッチ
ング素子との直列回路と、この第２のインダクタンスと
第２のスイッチング素子との接続点と前記第１のダイオ
ードの出力側間に接続される第３のダイオードとからな
り、前記第１のスイッチング素子のオフ期間中に前記第
１のインダクタンスから前記第２のダイオードを介して
前記コンデンサにエネルギーを蓄える一方、前記第１の
スイッチング素子のオン期間中に前記第２のスイッチン
グ素子をオン・オフして、前記コンデンサに蓄えたエネ
ルギーを前記第２のインダクタンスから前記第３のダイ
オードを介して出力側に送り出すとともに、前記第１の
インダクタンスを流れる入力電流が設定値よりも低い場
合は、前記第２のスイッチング素子をターンオンさせな
いように構成したものであり、電力損失の発生を抑え、
さらに高効率を達成できる昇圧コンバータのスナバ回路
を提供できる。

【図面の簡単な説明】

【図１】本考案の一実施例を示す昇圧コンバータの回路
図である。

【図２】同上各部の波形図である。

【図３】従来例を示す昇圧コンバータの回路図である。

【符号の説明】 １ 商用電源 ２ 整流回路 ４ 第１のインダクタンス ５ 第１のスイッチング素子 ６ 第１のダイオード ７ 平滑コンデンサ 32 第２のダイオード 33 コンデンサ 34 第２のインダクタンス 35 第２のスイッチング素子 36 第３のダイオード

Claims (1)

(57)【実用新案登録請求の範囲】
1. 【請求項１】 交流電源電圧を整流する整流回路と、こ
   の整流回路に接続される第１のインダクタンスと第１の
   スイッチング素子との直列回路と、前記第１のスイッチ
   ング素子の両端に接続される第１のダイオードと平滑コ
   ンデンサとの直列回路とを備え、前記第１のスイッチン
   グ素子がオンの時に前記第１のインダクタンスにエネル
   ギーを蓄え、前記第１のスイッチング素子がオフの時に
   前記ダイオードよりこのエネルギーを出力側に送り出す
   ようにした昇圧コンバータにおいて、前記第１のスイッ
   チング素子の両端に接続される第２のダイオードとコン
   デンサとの直列回路と、前記コンデンサの両端に接続さ
   れる第２のインダクタンスと第２のスイッチング素子と
   の直列回路と、この第２のインダクタンスと第２のスイ
   ッチング素子との接続点と前記第１のダイオードの出力
   側間に接続される第３のダイオードとからなり、前記第
   １のスイッチング素子のオフ期間中に前記第１のインダ
   クタンスから前記第２のダイオードを介して前記コンデ
   ンサにエネルギーを蓄える一方、前記第１のスイッチン
   グ素子のオン期間中に前記第２のスイッチング素子をオ
   ン・オフして、前記コンデンサに蓄えたエネルギーを前
   記第２のインダクタンスから前記第３のダイオードを介
   して出力側に送り出すとともに、前記第１のインダクタ
   ンスを流れる入力電流が設定値よりも低い場合は、前記
   第２のスイッチング素子をターンオンさせないように構
   成したことを特徴とする昇圧コンバータのスナバ回路。