JP2012029396A - 昇圧コンバータのスナバ回路 - Google Patents

Abstract

【課題】昇圧コンバータのコスト削減と、高効率化に寄与するスナバ回路を提供する。
【解決手段】整流手段３と、第１コイル４と、スイッチング素子５と、整流平滑手段６、７とからなる昇圧コンバータ１ａに備えられたスナバ回路１０であって、第１コイル４に並列接続された第１ダイオード１３およびコンデンサ１２からなる直列回路と、コンデンサ１２およびスイッチング素子５からなる直列回路に並列接続された第２コイル１１および第２ダイオード１４からなる直列回路とを備え、第１コイル４および第２コイル１１は同一のコアに巻回されたトランスの巻線であり、スイッチング素子５がターンオンすると、スイッチング素子５、第２ダイオード１４および第２コイル１１を介してコンデンサ１２が放電することにより、第１コイル４に誘起電圧が発生してエネルギーが蓄えられる。
【選択図】図１

Description

本発明は、昇圧コンバータに備えられ、該昇圧コンバータの電力損失を低減するためのスナバ回路に関する。

従来のスナバ回路を備えた昇圧コンバータとしては、例えば、特許文献１に記載のものが知られている。図４に示すように、昇圧コンバータ１ｂは、外部交流電源２から供給された交流電圧を整流して直流入力電圧Ｖｉｎを生成する整流手段３と、整流手段３の出力端に接続された第１コイル４およびＦＥＴ５からなる直列回路と、ＦＥＴ５に並列接続された整流平滑手段（整流ダイオード６および平滑コンデンサ７）と、ＦＥＴ５の導通状態をオンとオフとに切り替える制御回路８と、スナバ回路２０を備え、平滑コンデンサ７の両端から直流入力電圧Ｖｉｎを昇圧してなる直流出力電圧Ｖｏｕｔが取り出されるようになっている。

また、スナバ回路２０は、第１コイル４に並列接続された第１ダイオード２３およびコンデンサ２２からなる直列回路と、コンデンサ２２およびＦＥＴ５からなる直列回路に並列接続された第２コイル２１および第２ダイオード２４からなる直列回路を備えている。

このスナバ回路２０によれば、ＦＥＴ５のターンオフ時に第１コイル４から送り出されるエネルギーによってコンデンサ２２が充電されるため、ＦＥＴ５のドレイン−ソース間電圧の立ち上がり速度が遅くなり、ＦＥＴ５のターンオフ損失を低減することができる。

また、このスナバ回路２０によれば、ＦＥＴ５のターンオン時にコンデンサ２２のエネルギーがＦＥＴ５および第２ダイオード２４を経由して第２コイル２１に移動し、その後、該エネルギーは第１ダイオード２３を介して直流入力電圧Ｖｉｎのラインに戻されるので、ＦＥＴ５のターンオン損失も低減することができる。

実開平６−３６３８６号公報

しかしながら、図４に示す従来のスナバ回路２０は第２コイル２１を必要とするため、昇圧コンバータ１ｂ全体として計２個のコイルが必要となり、コスト増大を招いていた。

また、このスナバ回路２０は、コンデンサ２２の放電電流を第２コイル２１に流し込み、第２コイル２１のインピーダンスを利用して該放電電流の波高値を抑えることにより、ＦＥＴ５のターンオン損失を低減している。すなわち、スナバ回路２０は、ＦＥＴ５におけるターンオン損失を低減するために第２コイル２１で僅かに電力損失を生じさせており、この点が昇圧コンバータ１ｂのさらなる高効率化の妨げとなっていた。

本発明は上記事情に鑑みてなされたものであって、その課題とするところは、昇圧コンバータのコスト削減と、さらなる高効率化に寄与するスナバ回路を提供することにある。

上記課題を解決するために、本発明に係るスナバ回路は、外部から入力された交流電圧を整流して直流入力電圧を生成する整流手段と、整流手段の出力端に接続された第１コイルおよびスイッチング素子からなる直列回路と、スイッチング素子に並列接続された整流平滑手段とを備え、スイッチング素子がスイッチング動作することにより整流平滑手段の出力端から直流入力電圧を昇圧してなる直流出力電圧を出力する昇圧コンバータにおける、スイッチング素子のスイッチング損失を低減するスナバ回路であって、
（ａ）第１コイルに並列接続された、第１ダイオードおよびコンデンサからなる直列回路と、（ｂ）上記コンデンサおよびスイッチング素子からなる直列回路に並列接続された、第２コイルおよび第２ダイオードからなる直列回路とを備え、
上記第１コイルおよび第２コイルは、同一のコアに巻回されたトランスの巻線であり、スイッチング素子がターンオンすると、スイッチング素子、第２ダイオードおよび第２コイルを介してコンデンサから流れる放電電流が第１コイルに流れる電流の一部として利用されることを特徴としている。

この構成によれば、スイッチング素子（例えば、ＦＥＴ）のターンオフ時に第１コイルから送り出されるエネルギーによってコンデンサが充電されるため、ＦＥＴのドレイン−ソース間電圧の立ち上がり速度が遅くなり、ＦＥＴのターンオフ損失を低減することができる。また、この構成によれば、ＦＥＴのターンオン時にコンデンサのエネルギーがＦＥＴおよび第２ダイオードを経由して第２コイルに移動し、その後、該エネルギーは第１ダイオードを介して直流入力電圧のラインに戻されるので、ＦＥＴのターンオン損失を低減することができる。

さらに、この構成によれば、第１コイルと第２コイルが同一コアに巻回されたトランスの巻線なので、部品点数を減らして、昇圧コンバータのコスト削減を実現することができる。また、この構成によれば、ＦＥＴのターンオン時に第２コイルにコンデンサの放電電流が流れると、第２コイルと第１コイルの巻数比に応じた誘起電圧が第１コイルに発生し、該誘起電圧により第１コイルにエネルギーが蓄えられる。すなわち、第２コイルにおける電力損失を生じさせる電流が、第１コイルに蓄えられるエネルギーの一部として活用されるので、昇圧コンバータの高効率化を実現することができる。

本発明によれば、昇圧コンバータのコスト削減と、さらなる高効率化に寄与するスナバ回路を提供することができる。

本発明に係るスナバ回路を備えた昇圧コンバータの回路図である。 図１に示す昇圧コンバータの動作を説明するための図であって、（Ａ）はターンオフ時の動作、（Ｂ）はターンオン時の動作を示す図である。 図１に示す昇圧コンバータの各部の電圧波形図である。 従来のスナバ回路を備えた昇圧コンバータの回路図である。

以下、添付図面を参照して、本発明に係るスナバ回路の好ましい実施形態について説明する。なお、図１および図２示す構成要素のうち、図４と同一の符号を付した構成要素については従来技術で説明したものと同様なので、ここでは説明を省略する。

図１に、本発明に係るスナバ回路１０を備えた昇圧コンバータ１ａを示す。同図に示すように、スナバ回路１０は、第１コイル４に並列接続された第１ダイオード１３およびコンデンサ１２からなる直列回路と、コンデンサ１２および本発明の「スイッチング素子」に相当するＦＥＴ５からなる直列回路に並列接続された第２コイル１１および第２ダイオード１４からなる直列回路とを備えている。

より詳しくは、第１コイル４の一端（●側）には第１ダイオード１３のカソードが接続され、第１ダイオード１３のアノードにはコンデンサ１２の−極性端が接続され、コンデンサ１２の＋極性端には第１コイル４の他端が接続されている。また、ＦＥＴ５のソースには第２ダイオード１４のアノードが接続され、第２ダイオード１４のカソードには第２コイル１１の一端（●側）が接続され、第２コイル１１の他端にはコンデンサ１２の−極性端が接続されている。

図１に示すように、本発明に係るスナバ回路１０では、第２コイル１１が、第１コイル４と同一のコアに巻回されたトランスの巻線からなっている。したがって、例えば、第２コイル１１の一端（●側）から他端に向かって電流が流れると、第１コイル４と第２コイル１１の巻数比に応じた誘導電流が第１コイル４の一端（●側）から他端に向かって流れ、第１コイル４の両端に誘起電圧が発生する。第１コイル４と第２コイル１１の巻数比をどのように設定するのかについては、後で詳細に説明する。

続いて、図２および図３を参照して、制御部８の制御下でＦＥＴ５がデューティー比５０％でスイッチングした場合の各部の動作について説明する。なお、図３中のＶ０は直流入力電圧Ｖｉｎの電圧値、Ｖ１は直流出力電圧Ｖｏｕｔの電圧値、Ｎは第１コイル４の巻数、Ｎｓは第２コイル１１の巻数である。電圧値Ｖ１は、ＦＥＴ５がオン状態となっている時間Ｔｏｎと、オフ状態となっている時間Ｔｏｆｆ（図３においては、Ｔｏｎ＝Ｔｏｆｆ）とを用いて、次式で求めることができる。

また、図３（Ａ）はＦＥＴ５のソースを基準とした場合のドレインの電圧Ｖｄｓ、（Ｂ）はコンデンサ１２の−極性端を基準とした場合の＋極性端の電圧Ｖｃ、（Ｃ）は第１コイル４の一端（●側）を基準とした場合の他端の電圧Ｖｎ、（Ｄ）は第２コイル１１の一端（●側）を基準とした場合の他端の電圧Ｖｓをそれぞれ示している。

まず、図２（Ａ）を参照する。ＦＥＴ５がターンオフすると、ＦＥＴ５のドレイン−ソース間電圧Ｖｄｓが０［Ｖ］からＶ１［Ｖ］に上昇するとともに、第１コイル４から送り出されたエネルギーによってコンデンサ１２の充電が始まり、コンデンサ１２の両端電圧ＶｃはＶ１［Ｖ］になるまで緩やかに上昇する。

続いて、図２（Ｂ）を参照する。ＦＥＴ５がターンオンすると、ＦＥＴ５のドレイン−ソース間電圧ＶｄｓがＶ１［Ｖ］から０［Ｖ］に下降するとともに、メイン巻線としての第１コイル４にメイン巻線電流が流れることにより、第１コイル４にエネルギーが蓄えられる。これとともに、コンデンサ１２の放電が始まり、コンデンサ１２の両端電圧Ｖｃは緩やかに下降する。同図に示すように、コンデンサ１２の＋極性端から流れ出たコンデンサ１２の放電電流は、ＦＥＴ５および第２ダイオード１４を経由して第２コイル１１に流れ込む。これにより、コンデンサ１２のエネルギーが第２コイル１１に移動する。

第２コイル１１にコンデンサ１２の放電電流が流れると、第２コイル１１と第１コイル４の巻数比に応じた誘起電圧が第１コイル４の両端に発生する。また、この誘起電圧の極性は、メイン巻線電流によって第１コイル４にエネルギーが蓄えられることにより発生する電圧の極性と同一である。つまり、コンデンサ１２の放電電流は、第１コイル４に蓄えられるエネルギーの一部として活用される。

図３に示すように、デューティー比５０％の条件の下では、第１コイル４の両端電圧Ｖｎは、０［Ｖ］を中心にＶ１［Ｖ］の振幅で変動する。また、第２コイル１１の両端電圧Ｖｓは、第１コイル４の両端電圧Ｖｎとは逆極性に変動し、その振幅Ｖ２は、第１コイル４の巻数Ｎと第２コイル１１の巻数Ｎｓを用いて、次式で求めることができる。

ここで、上記ターンオン時の放電電流が流れるためには、ターンオン直後のコンデンサ１２の両端電圧Ｖｃが第２コイル１１の両端電圧Ｖｓよりも大きいことが必要である。図３（Ｂ）に示すようにターンオン直後のコンデンサ１２の両端電圧ＶｃはＶ１［Ｖ］であり、図３（Ｄ）に示すようにターンオン直後の第２コイル１１の両端電圧ＶｓはＶ２／２［Ｖ］なので、上記条件を満たすためには、結局、第１コイル４の巻数Ｎと第２コイル１１の巻数Ｎｓを次式の条件を満たすように設定しておく必要がある。すなわち、ＦＥＴ５のターンオン損失の低減および昇圧コンバータ１ａの高効率化を実現するためには、数式３の関係を満たす必要がある。

以上をまとめると、本発明に係るスナバ回路１０によれば、ＦＥＴ５のターンオフ時に第１コイル４から送り出されるエネルギーによってコンデンサ１２が充電されるため、ＦＥＴ５のドレイン−ソース間電圧Ｖｄｓの立ち上がり速度が遅くなり、ＦＥＴ５のターンオフ損失を低減することができる。また、ＦＥＴ５のターンオン時にコンデンサ１２のエネルギーがＦＥＴ５および第２ダイオード１４を経由して第２コイル１１に移動し、その後、該エネルギーは第１ダイオード１３を介して直流入力電圧Ｖｉｎのラインに戻されるので、ＦＥＴ５のターンオン損失を低減することができる。

さらに、本発明に係るスナバ回路１０によれば、第１コイル４と第２コイル１１が同一コアに巻回されたトランスの巻線なので、部品点数を減らして、昇圧コンバータ１ａのコストを削減することができる。また、ＦＥＴ５のターンオン時にコンデンサ１２から第２コイル１１に向かって流れる放電電流が、第１コイル４に蓄えられるエネルギーの一部として活用されるので、昇圧コンバータ１ａの高効率化を実現することができる。

以上、本発明に係るスナバ回路の好ましい実施形態について説明したが、本発明は上記の構成に限定されるものではなく、種々の変形例が考えられる。例えば、スイッチング素子はＦＥＴに限定されず、オン状態（導通状態）とオフ状態（遮断状態）とに切り替え可能な他のスイッチを使用することができる。

１ａ 昇圧コンバータ
２ 外部交流電源
３ 整流手段
４ 第１コイル
５ ＦＥＴ（スイッチング素子）
６ 整流ダイオード
７ 平滑コンデンサ
８ 制御回路
１０ スナバ回路
１１ 第２コイル
１２ コンデンサ
１３ 第１ダイオード
１４ 第２ダイオード

Claims (1)

1. 外部から入力された交流電圧を整流して直流入力電圧を生成する整流手段と、前記整流手段の出力端に接続された第１コイルおよびスイッチング素子からなる直列回路と、前記スイッチング素子に並列接続された整流平滑手段とを備え、前記スイッチング素子がスイッチング動作することにより前記整流平滑手段の出力端から前記直流入力電圧を昇圧してなる直流出力電圧を出力する昇圧コンバータにおける、前記スイッチング素子のスイッチング損失を低減するスナバ回路であって、
   前記第１コイルに並列接続された、第１ダイオードおよびコンデンサからなる直列回路と、前記コンデンサおよび前記スイッチング素子からなる直列回路に並列接続された、第２コイルおよび第２ダイオードからなる直列回路とを備え、
   前記第１コイルおよび前記第２コイルは、同一のコアに巻回されたトランスの巻線であり、
   前記スイッチング素子がターンオンすると、前記スイッチング素子、前記第２ダイオードおよび前記第２コイルを介して前記コンデンサから流れる放電電流が前記第１コイルに流れる電流の一部として利用されることを特徴とするスナバ回路。

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