JP2604203Y2

JP2604203Y2 - セラミックコンデンサ

Info

Publication number: JP2604203Y2
Application number: JP1992045401U
Authority: JP
Inventors: 幸宏西; 宣雄横江
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1992-06-30
Filing date: 1992-06-30
Publication date: 2000-04-24
Anticipated expiration: 2007-06-30
Also published as: JPH067228U

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】本考案は、例えば、コンデンサー
部を有し、かつ、外部の電気回路基板の配線と接続する
ための基板用電極を有するセラミックコンデンサに関わ
り、特に、非常に高速でスイッチングする大型コンピュ
ータ等に組み込まれる低インダクタンスのセラミックコ
ンデンサに関するものである。

【０００２】

【従来技術】従来、面実装タイプのセラミックコンデン
サとしては、特開昭５９−９１４号公報等に開示された
チップコンデンサが知られている。

【０００３】図３及び図４は、このようなチップコンデ
ンサを示すもので、このチップコンデンサは誘電体磁器
からなるチップ本体１１の内部にコンデンサー部１３を
有している。

【０００４】そして、チップ本体１１の左右には、外部
の電気回路基板の配線と接続される基板用電極１５がそ
れぞれ形成されており、これらの基板用電極１５の厚み
は５０〜１００μｍとされ、コンデンサー部１３を構成
する内部電極１７の一端がそれぞれ接続されている。基
板用電極１５は半田等で基板と接続される。

【０００５】

【考案が解決しようとする問題点】ところで、セラミッ
クコンデンサは、図３に示したように、基板用電極１５
側の内部電極１７の長さをａとし、基板用電極１５側で
ない方の内部電極１７の長さをｂとすると、ｂ／ａが大
きくなる程、インダクタンスが大きくなることが一般に
知られているが、上記図３及び図４に示したセラミック
コンデンサではｂ／ａが１．５以上と大きかったため、
インダクタンスが０．８ｎＨ以上と大きくなり、非常に
高速でスイッチングする回路モジュールにおいて、ノイ
ズ発生による回路の誤動作が生じるようになるという問
題があった。

【０００６】即ち、近年、特に高速でスイッチングする
大型コンピュータ等では、セラミックコンデンサの有す
るインダクタンスが０．１ｎＨよりも大きくなると、ノ
イズ発生により誤作動する虞があるが、上記のセラミッ
クコンデンサでは、インダクタンスが０．８ｎＨ以上と
なり、近未来の電子機器に対応することができないとい
う問題があった。

【０００７】また、セラミックコンデンサのインダクタ
ンスは、基板用電極１５の厚みによっても左右され、そ
の厚みが厚くなる程、大きくなることが一般に知られて
いるが、従来のチップ状電子部品では、基板用電極１５
の厚みが５０〜１００μｍと厚かったため、インダクタ
ンスが大きくなり、非常に高速でスイッチングする回路
モジュールにおいて、ノイズ発生による回路の誤動作が
生じるようになるという問題があった。

【０００８】一方、このようなノイズ発生による回路の
誤動作を防止するべく、図５及び図６に示すようなセラ
ミックコンデンサが開発されている。このセラミックコ
ンデンサは、基板用電極１５側の内部電極１７の長さを
ａとし、基板用電極１５側でない方の内部電極１７の長
さをｂとすると、ｂ／ａが０．５〜０．７とされてお
り、このような構成とすることにより、発生するインダ
クタンスを０．３ｎＨ程度に抑制することができるが、
上記図３及び図４に示したセラミックコンデンサと同様
に、インダクタンスが０．１ｎＨよりも大きくなり、未
だノイズ発生により誤作動する虞があった。

【０００９】本考案は、発生するインダクタンスを０．
１ｎＨ以下に抑制することができるセラミックコンデン
サを提供することを目的とする。

【００１０】

【問題点を解決するための手段】本考案のセラミックコ
ンデンサは、複数の誘電体層と複数の長方形状の内部電
極を交互に積層してなるコンデンサー部を有するチップ
本体と、このチップ本体の表面に形成され、かつ、外部
の電気回路基板の配線と接続する一対の基板用電極とか
らなり、前記複数の長方形状の内部電極が前記一対の基
板用電極に交互に電気的に接続されたセラミックコンデ
ンサにおいて、前記一対の基板用電極を前記チップ本体
の底面のみに形成し、かつ、前記長方形状の内部電極の
長辺と前記基板用電極とをＶＩＡホール導体を介して接
続するとともに、前記長方形状の内部電極の長辺の長さ
をａ、前記長方形状の内部電極の短辺の長さをｂとした
時、その比ｂ／ａを０．５以下としてなるものである。
そして、基板用電極の厚さは２０μｍ以下であることが
好ましい。

【００１１】

【作用】本考案のセラミックコンデンサでは、一対の基
板用電極をチップ本体の底面のみに形成し、長方形状の
内部電極の長辺と前記基板用電極とをＶＩＡホール導体
を介して接続するとともに、内部電極の長辺の長さをａ
とし、内部電極の短辺の長さをｂとすると、ｂ／ａを
０．５以下とすることにより、セラミックコンデンサに
生じるインダクタンスを０．１ｎＨ以下に抑制すること
ができる。また、基板用電極の厚さを２０μｍ以下とす
ることにより、セラミックコンデンサに生じるインダク
タンスをさらに低下させることができる。

【００１２】

【実施例】以下、本考案のセラミックコンデンサを図面
に基づいて詳細に説明する。図１及び図２は、本考案の
セラミックコンデンサを示すもので、図において、符号
３１は、例えば、ＢａＴｉＯ₃からなるチップ本体を示
している。このチップ本体３１は、例えば、縦３．２ｍ
ｍ、横１．６ｍｍ、厚さ１．０ｍｍであり、多数の磁器
シートを積層して構成されている。

【００１３】このチップ本体３１内にはコンデンサー部
３３が形成されている。このコンデンサー部３３は、チ
ップ本体３１を構成する磁器シートの間に、例えば、Ｐ
ｄからなる長方形状の内部電極３５を介装して形成され
ている。

【００１４】そして、チップ本体３１の底面には、例え
ば、Ｐｄからなる２個の基板用電極３７が形成され、こ
れらの基板用電極３７は、ＶＩＡホール導体３９により
内部電極３５に接続されている。ＶＩＡホール導体３９
は長方形状の内部電極３５の長辺に接続されており、こ
れらのＶＩＡホール導体３９はコンデンサー部３３の両
側に積層方向に形成され、ＶＩＡホール導体３９は、Ｖ
ＩＡホールの内部に、例えば、Ｐｄからなる導体を充填
して形成されている。これらのＶＩＡホール導体３９の
長さは４０〜９０μｍ、径は１２０〜１３０μｍとされ
ている。また、基板用電極３７は、例えば、Ｐｄからな
り、縦横０．６ｍｍ、厚さ２０μｍ以下とされている。

【００１５】また、内部電極３５は、図１に示したよう
に、その長辺の長さをａとし、短辺の長さをｂとする
と、ｂ／ａが０．５以下とされている。

【００１６】以上のように構成されたセラミックコンデ
ンサでは、基板用電極３７をチップ本体３１の底面のみ
に形成し、内部電極３５の長辺に接続されたＶＩＡホー
ル導体３９を基板用電極３７に接続するとともに、内部
電極３５の長辺の長さをａとし、内部電極３５の短辺の
長さをｂとすると、ｂ／ａを０．５以下とすることによ
り、セラミックコンデンサに生じるインタクタンスを
０．１ｎＨ以下に抑制することができ、非常に高速でス
イッチングする回路モジュールにおいても、ノイズ発生
による回路の誤動作が生じることがない。また、基板用
電極３７の厚みを２０μｍ以下としたので、セラミック
コンデンサに発生するインダクタンスをさらに下げるこ
とができる。

【００１７】尚、ＶＩＡホール導体３９の長さがインダ
クタンスの発生に関与するので、その長さはなるべく短
くすることが好ましい。

【００１８】実施例１本考案者等は、上記考案の効果を確認すべく、実験を行
った。

【００１９】先ず、ＢａＴｉＯ₃からなる磁器シート成
形体と、Ｐｄからなる内部電極層を交互に積層して、縦
３．２ｍｍ、横１．６ｍｍ、厚さ１．０ｍｍのチップ本
体を作成した。

【００２０】このチップ本体の底面にＰｄからなる縦
０．６ｍｍ，横０．６ｍｍの基板用電極を形成し、この
基板用電極と内部電極とを、Ｐｄからなる導体により接
続した。

【００２１】そして、セラミックコンデンサを作成し、
内部電極の辺の長さの比ｂ／ａの値を種々変化させて、
セラミックコンデンサのインダクタンスの発生状況を、
測定器ＹＨＰ４１９１Ａにより測定周波数５００ＭＨｚ
において測定した。また、基板用電極の厚みを種々変化
させ、セラミックコンデンサのインダクタンスの発生状
況を上記と同様にして測定した。これらの結果を表１に
示す。

【００２２】

【表１】

【００２３】この表１より、ｂ／ａの値が０．５以下と
なると、インダクタンス値が０．１ｎＨ以下となってい
ることが確認された。また、ｂ／ａを０．５以下とする
とともに、基板用電極の厚みを２０μｍ以下とすると、
インダクタンス値がさらに低下していることが確認され
た。尚、基板用電極のみの影響を調べるため、ＶＩＡホ
ール導体の長さや断面積等、他の構成は一定とした。

【００２４】尚、本考案の効果確認のため、チップ本体
の寸法、材料等の条件を上記と同様にして作製した図３
の従来のセラミックコンデンサでは、基板用電極の厚み
を７０μｍと一定にした時に、ｂ／ａの値をそれぞれ
１．６、１．８と変更させると、インダクタンスは０．
９５８、１．０４８ｎＨとなった。また、ｂ／ａの値を
１．６と一定にした時に、基板用電極の厚みをそれぞれ
７０、１００μｍと変更した時、インダクタンスはそれ
ぞれ０．９５８、０．９７８ｎＨとなった。

【００２５】また、図５の従来のセラミックコンデンサ
では、基板用電極の厚みが７０μｍ、ｂ／ａの値が０．
５５８の時、インダクタンスは０．３９７ｎＨであっ
た。ｂ／ａの値を０．５５８と一定にした時に、基板用
電極の厚みをそれぞれ７０、１００μｍと変更した時、
インダクタンスはそれぞれ０．３９７、０．４１７ｎＨ
となった。

【００２６】

【考案の効果】本考案のセラミックコンデンサでは、一
対の基板用電極をチップ本体の底面のみに形成し、内部
電極の長辺と基板用電極とをＶＩＡホール導体を介して
接続するとともに、内部電極の長辺の長さをａ、内部電
極の短辺の長さをｂとすると、ｂ／ａを０．５以下とす
ることにより、セラミックコンデンサに生じるインダク
タンスを０．１ｎＨ以下に抑制することができ、非常に
高速でスイッチングする回路モジュールにおいても、ノ
イズ発生による回路の誤動作を最小限に抑制することが
できる。また、基板用電極の厚さは２０μｍ以下とする
ことにより、セラミックコンデンサに生じるインダクタ
ンスをさらに低減することができる。

【図面の簡単な説明】

【図１】本考案のセラミックコンデンサを示す横断面図
である。

【図２】本考案のセラミックコンデンサの縦断面図であ
る。

【図３】従来のセラミックコンデンサを示す横断面図で
ある。

【図４】従来のセラミックコンデンサの縦断面図であ
る。

【図５】従来の他のセラミックコンデンサを示す横断面
図である。

【図６】従来の他のセラミックコンデンサの縦断面図で
ある。

【符号の説明】

３１チップ本体３３コンデンサー部３５内部電極３７基板用電極３９ＶＩＡホール

Claims

(57)【実用新案登録請求の範囲】

【請求項１】複数の誘電体層と複数の長方形状の内部電
極を交互に積層してなるコンデンサー部を有するチップ
本体と、このチップ本体の表面に形成され、かつ、外部
の電気回路基板の配線と接続する一対の基板用電極とか
らなり、前記複数の長方形状の内部電極が前記一対の基
板用電極に交互に電気的に接続されたセラミックコンデ
ンサにおいて、前記一対の基板用電極を前記チップ本体
の底面のみに形成し、かつ、前記長方形状の内部電極の
長辺と前記基板用電極とをＶＩＡホール導体を介して接
続するとともに、前記長方形状の内部電極の長辺の長さ
をａ、前記長方形状の内部電極の短辺の長さをｂとした
時、その比ｂ／ａを０．５以下としたことを特徴とする
セラミックコンデンサ。
【請求項２】基板用電極の厚さを２０μｍ以下としたこ
とを特徴とする請求項１記載のセラミックコンデンサ。