JP2604110Y2 - スイッチ回路 - Google Patents
スイッチ回路Info
- Publication number
- JP2604110Y2 JP2604110Y2 JP1993006507U JP650793U JP2604110Y2 JP 2604110 Y2 JP2604110 Y2 JP 2604110Y2 JP 1993006507 U JP1993006507 U JP 1993006507U JP 650793 U JP650793 U JP 650793U JP 2604110 Y2 JP2604110 Y2 JP 2604110Y2
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- JP
- Japan
- Prior art keywords
- pulse
- transistor
- switch circuit
- input
- output
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- Expired - Lifetime
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本考案は、スイッチ回路に関し、
特に２入力のアンド出力を送出するスイッチ回路に関す
る。
特に２入力のアンド出力を送出するスイッチ回路に関す
る。
【０００２】
【従来の技術】この種スイッチ回路は、たとえば、メモ
リのバックアップ用に使用され、その具体的構成は、図
３に示されるような構成であり、同図において、Ｑ１は
ＮＰＮバイポーラトランジスタ、Ｒ１，Ｒ２は抵抗、Ｔ
１は出力端子、Ｖｉｎ１，Ｖｉｎ２はパルス入力端子で
ある。トランジスタＱ１のコレクタおよびベースは、そ
れぞれ抵抗Ｒ２および抵抗Ｒ１を介して電源電圧ＶＣＣ
に接続されている。またトランジスタＱ１のベースは、
パルス入力端子Ｖｉｎ１にも接続され、トランジスタＱ
１のエミッタは、パルス入力端子Ｖｉｎ２に接続されて
いる。また、トランジスタＱ１のコレクタには、出力端
子Ｔ１を介して負荷ＬＤに接続されている。この場合、
負荷ＬＤは、等価的に抵抗成分ＲＥと容量成分ＣＥとの
組み合わせによって構成されている。
リのバックアップ用に使用され、その具体的構成は、図
３に示されるような構成であり、同図において、Ｑ１は
ＮＰＮバイポーラトランジスタ、Ｒ１，Ｒ２は抵抗、Ｔ
１は出力端子、Ｖｉｎ１，Ｖｉｎ２はパルス入力端子で
ある。トランジスタＱ１のコレクタおよびベースは、そ
れぞれ抵抗Ｒ２および抵抗Ｒ１を介して電源電圧ＶＣＣ
に接続されている。またトランジスタＱ１のベースは、
パルス入力端子Ｖｉｎ１にも接続され、トランジスタＱ
１のエミッタは、パルス入力端子Ｖｉｎ２に接続されて
いる。また、トランジスタＱ１のコレクタには、出力端
子Ｔ１を介して負荷ＬＤに接続されている。この場合、
負荷ＬＤは、等価的に抵抗成分ＲＥと容量成分ＣＥとの
組み合わせによって構成されている。
【０００３】
【考案が解決しようとする課題】このような構成におい
ては、出力端子Ｔ１を介して負荷ＬＤに応答スピードの
速い出力を送出しようときには、Ｖｉｎ１に加えてＶｉ
ｎ２を入力として使用してＡＮＤ動作をさせる。しか
し、その場合には、Ｖｉｎ１がハイ（Ｈｉｇｈ）レベル
でかつＶｉｎ２の入力波形が図４に示されるように、急
峻な立ち上がり特性を持っているものであっても出力端
子Ｔ１から送出される出力波形は、破線で示すように立
ち上がりの遅い波形となってしまう。 これは、トラン
ジスタＱ１の出力端子Ｔ１における出力波形の立ち上が
り時間が、負荷の容量成分ＣＥへの充電電流により決定
されることに基づくものです。
ては、出力端子Ｔ１を介して負荷ＬＤに応答スピードの
速い出力を送出しようときには、Ｖｉｎ１に加えてＶｉ
ｎ２を入力として使用してＡＮＤ動作をさせる。しか
し、その場合には、Ｖｉｎ１がハイ（Ｈｉｇｈ）レベル
でかつＶｉｎ２の入力波形が図４に示されるように、急
峻な立ち上がり特性を持っているものであっても出力端
子Ｔ１から送出される出力波形は、破線で示すように立
ち上がりの遅い波形となってしまう。 これは、トラン
ジスタＱ１の出力端子Ｔ１における出力波形の立ち上が
り時間が、負荷の容量成分ＣＥへの充電電流により決定
されることに基づくものです。
【０００４】そして、従来回路では、充電電流は、抵抗
Ｒ１からの電流とトランジスタＱ１からの電流（Ｑ１か
らの逆βによる）により決定される。これを改善するに
は、抵抗Ｒ１の値を小さくするかあるいはトランジスタ
Ｑ１のβを大きくすることが考えられるが、前者は、能
力アップのためのベース電流Ｉ１を増加させるて無効電
力を増加させ、後者は、トランジスタＱ１のβを大きく
とる必要性からトランジスタの選別およびＩＣ化へは特
殊プロセスの付加が必要となる。
Ｒ１からの電流とトランジスタＱ１からの電流（Ｑ１か
らの逆βによる）により決定される。これを改善するに
は、抵抗Ｒ１の値を小さくするかあるいはトランジスタ
Ｑ１のβを大きくすることが考えられるが、前者は、能
力アップのためのベース電流Ｉ１を増加させるて無効電
力を増加させ、後者は、トランジスタＱ１のβを大きく
とる必要性からトランジスタの選別およびＩＣ化へは特
殊プロセスの付加が必要となる。
【０００５】
【課題を解決するための手段】 このような問題を解決
するために、本考案では、トランジスタ（Q１）のベー
スに第１のパルス入力源（Vin１）と、エミッタ側に第
２のパルス入力源（Vin２）とがそれぞれ接続され、抵
抗（R２）を介して電源（Vcc）に接続されたコレクタ側
から出力が取り出され、該第１のパルス入力源（Vin
１）からハイレベルのパルスが入力された状態で、該第
２のパルス入力源（Vin２）からハイレベルのパルスが
入力されたとき、該エミッタと該コレクタとの間に該第
２のパルス入力源（Vin２）から該出力方向に電流（ID
１）を流すようにダイオード（D１）を接続したもので
ある。
するために、本考案では、トランジスタ（Q１）のベー
スに第１のパルス入力源（Vin１）と、エミッタ側に第
２のパルス入力源（Vin２）とがそれぞれ接続され、抵
抗（R２）を介して電源（Vcc）に接続されたコレクタ側
から出力が取り出され、該第１のパルス入力源（Vin
１）からハイレベルのパルスが入力された状態で、該第
２のパルス入力源（Vin２）からハイレベルのパルスが
入力されたとき、該エミッタと該コレクタとの間に該第
２のパルス入力源（Vin２）から該出力方向に電流（ID
１）を流すようにダイオード（D１）を接続したもので
ある。
【０００６】
【作用】このようにすれば、出力端子Ｔ１から送出され
る出力波形の立ち上がりを従来よりスピードアップする
ことができる。
る出力波形の立ち上がりを従来よりスピードアップする
ことができる。
【０００７】
【実施例】図１は、本考案によるスイッチ回路の実施例
を示しており、図４と同じものは、同符号を用いて説明
してある。同図において、図４との相違点は、トランジ
スタＱ１のエミッタとコレクタとの間に、コレクタ方向
に電流ＩＱ１を流すようにダイオードＤ１を接続するだ
けである。
を示しており、図４と同じものは、同符号を用いて説明
してある。同図において、図４との相違点は、トランジ
スタＱ１のエミッタとコレクタとの間に、コレクタ方向
に電流ＩＱ１を流すようにダイオードＤ１を接続するだ
けである。
【０００８】このように構成すれば、Ｖｉｎ１がハイ
（Ｈｉｇｈ）レベルでかつＶｉｎ２の入力波形が図２に
示されるように、急峻な立ち上がり特性を持っているも
のであるときに出力端子Ｔ１から送出される出力波形
は、負荷への充電電流がダイオードＤ１を介して流れる
ＩＤ１によって提供され、その結果、トランジスタＱ１
の出力端子Ｔ１における出力波形の立ち上がり時間は、
図２の破線で示されるようにかなり立ち上がりの速い波
形に改善される。
（Ｈｉｇｈ）レベルでかつＶｉｎ２の入力波形が図２に
示されるように、急峻な立ち上がり特性を持っているも
のであるときに出力端子Ｔ１から送出される出力波形
は、負荷への充電電流がダイオードＤ１を介して流れる
ＩＤ１によって提供され、その結果、トランジスタＱ１
の出力端子Ｔ１における出力波形の立ち上がり時間は、
図２の破線で示されるようにかなり立ち上がりの速い波
形に改善される。
【０００９】
【考案の効果】以上述べたように、本考案によるスイッ
チ回路によれば、出力側の立ち上がり波形を従来よりも
急峻な波形に改善でき、動作のスピードアップ化を測る
ことができる。
チ回路によれば、出力側の立ち上がり波形を従来よりも
急峻な波形に改善でき、動作のスピードアップ化を測る
ことができる。
【図１】本考案によるスイッチ回路の一実施例を示す回
路図である。
路図である。
【図２】図１の動作を説明するための入出力波形を示す
波形図である。
波形図である。
【図３】従来のスイッチ回路の一例を示す回路図であ
る。
る。
【図４】図３の動作を説明するための入出力波形を示す
波形図である。
波形図である。
Ｑ１ トランジスタ Ｖｉｎ１ ，Ｖｉｎ２ パルス入力端子 Ｒ１，Ｒ２ 抵抗 ＬＤ 負荷 ＲＥ 負荷の抵抗成分 ＣＥ 負荷の容量成分 Ｄ１ ダイオード Ｔ１ 出力端子 ＶＣＣ 電源電圧
Claims (1)
- 【請求項１】 トランジスタのベースに第１のパルス入
力源と、エミッタ側に第２のパルス入力源とがそれぞれ
接続され、抵抗を介して電源に接続された コレクタ側から出力が取
り出され、該第１のパルス入力源からハイレベルのパルスが入力さ
れた状態で、該第２のパルス入力源からハイレベルのパ
ルスが入力されたとき、該 エミッタと該コレクタとの間
に該第２のパルス入力源から該出力方向に電流を流すよ
うにダイオードが接続されたことを特徴とするスイッチ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993006507U JP2604110Y2 (ja) | 1993-01-30 | 1993-01-30 | スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993006507U JP2604110Y2 (ja) | 1993-01-30 | 1993-01-30 | スイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0725626U JPH0725626U (ja) | 1995-05-12 |
| JP2604110Y2 true JP2604110Y2 (ja) | 2000-04-17 |
Family
ID=11640347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1993006507U Expired - Lifetime JP2604110Y2 (ja) | 1993-01-30 | 1993-01-30 | スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2604110Y2 (ja) |
-
1993
- 1993-01-30 JP JP1993006507U patent/JP2604110Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0725626U (ja) | 1995-05-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| EXPY | Cancellation because of completion of term |