JP2595563B2

JP2595563B2 - デジタルオーディオテープレコーダ

Info

Publication number: JP2595563B2
Application number: JP62241092A
Authority: JP
Inventors: 敬一桜井; 逸郎吉元
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1987-09-26
Filing date: 1987-09-26
Publication date: 1997-04-02
Anticipated expiration: 2012-04-02
Also published as: JPS6484461A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は音声信号をPCM化して記録・再生するデジ
タルオーディオテープレコーダ（以下DATと称する）に
関する。

［従来技術とその問題点］近年、音声信号をPCM化して記録・再生するDATが実用
化されている。このDATは120分の長時間録音を可能とし
ているが、途中までしか録音されていないテープを再生
した場合、未録音部分を長時間にわたって再生し続ける
という問題がある。このような問題を解決するために、
無音を検出するシステムが考えられるが、そのためには
再生音のエンベロープを検出するアナログ回路が必要と
なり、大部分がデジタル化されているDATに特別なアナ
ログ回路を付加しなければならず、回路が大きくなると
いう問題があった。また、無音を検出する方式では、曲
中に無音部分があったとき、それが曲の途中なのか終わ
りなのかを区別することができないという問題があっ
た。

［発明の目的］この発明は上記事情に鑑みて成されたもので、特別な
アナログ回路を設けることなく、また曲中の無音部を未
録音部分と誤認することのない未録音部検出手段を設け
ることにより、テープの未録音部分を早送りして読み飛
ばすことのできるDATを提供することを目的とする。

［発明の要点］この発明は、DATフォーマット中のIDコードが正しく
記録されているかどうかを検出する手段を設け、IDコー
ドが正しく記録されていないときには未録音部であると
判断し、通常再生から高速再生に切換えるようにしたも
のである。

［実施例］実施例の構成第１図は本発明で対象とするDATの再生系の内部構成
要素をブロック化して示す図であり、ここでは回転ヘッ
ド形のDAT（Ｒ−DAT）を例にとって示している。

図中、11は磁気テープ（Ｔ）上に記録・再生を行なう
２個のヘッド（RD₁、RD₂）を設けてなる回転ドラムであ
り、この回転ドラム11には記録・再生時に磁気テープ
（Ｔ）が90゜の角度に亙って斜めに（ヘリカル状に）に
巻付けられる。12はこの回転ドラム11に取り付けられた
２個のヘッド（RD₁、RD₂）で読取った磁気テープ（Ｔ）
上の信号、即ち再生信号を増幅する再生増幅器である。
13はこの再生増幅器12で増幅された再生信号を復調する
復調回路である。14は、この復調回路13で復調された再
生信号を入力し、同期検出、各種タイミング信号発生、
PCM音声エリアのデータとサブコードエリアのデータの
分解、IDコードの検出等を行なう信号処理回路で、PCM
音声エリアのデータをPCMオーディオデータ用のRAM15に
一旦書込み、誤り訂正処理を行った後、上記RAM15に記
憶したデータを時間軸補正（時間軸伸長処理）して順次
出力すると共に、IDコードの検出結果に応じて、未録音
部であると判断したときに早送り再生を指示する信号NO
PCMと、通常再生のスタートを指示する信号STをシステ
ム制御部16へ出力する。17はこの信号処理回路14より出
力されるPCM化された音声信号をアナログ量の音声信号
に復元するD/A変換器、18はこのD/A変換器17より得られ
るアナログ音声信号を増幅する増幅器、19はこの増幅器
18の出力により駆動され上記音声信号を可聴音として出
力するスピーカである。

上記システム制御部16は、上記信号処理回路16からの
信号NOPCM及びSTを入力し、更にはキー入力部20からの
「再生」、「停止」、「早送り」等のキー操作信号を入
力して装置全体の制御を行なうものである。21は上記シ
ステム制御部16の制御の下に、ドラムモータ、キャプス
タンモータ等を含む各種のテープ走行系機構部でなる走
行機構22を駆動制御する走行制御部である。23はシステ
ム制御部16の制御に供される各種の情報を貯える制御デ
ータ用のRAMである。24は上記システム制御部16の制御
の下に、表示装置25上に選曲情報等を表示させる表示駆
動回路である。

第２図は磁気テープ（Ｔ）上のテープフォーマットを
示し、第３図は同テープ（Ｔ）上に於ける１トラック分
のトラックフォーマットを示し、第４図は同トラック上
のサブコードブロック（１ブロック分）のフォーマット
を示し、第５図は同サブコードブロック内のサブコード
IDのフォーマットを示し、第６図は同サブコードID内の
コントロールIDのフォーマットをそれぞれ示している。
更に、第７図はトラック上のPCMブロック（１ブロック
分）のフォーマットを示し、第８図は同PCMブロック内
のPCM−ID及びブロックアドレスのフォーマットを示
す。

上記第２図乃至第６図に示す記録フォーマットに於い
て、磁気テープ（Ｔ）上には、回転ドラム11に設けられ
た２個のヘッド（RD₁、RD₂）により、第２図に示すよう
な所定の傾斜角（≒6.2゜）をもつ記録トラックが形成
される。この際、ヘッドRD₁によりトラックＡが記録形
成されると、次にヘッドRD₂によりトラックＢが記録形
成され、この２つのヘッド（RD₁、RD₂）が交互に書込み
を行なうことで磁気テープ（Ｔ）上に順次記録トラック
が形成される。この記録トラックには第３図に示すよう
に、中央の部分に128ブロック分のPCM音声エリア、その
両端にはそれぞれ８ブロック分のサブコードエリア（SU
B−Ａ、SUB−Ｂ）が記録される。上記PCM音声エリアに
は、音声信号をパルス符号変調し誤り訂正符号を付加し
たデータが記録され、又、サブコードエリアには、第４
図に示すように、シンク（同期）コード（８ビット）、
サブコードID（８ビット）、ブロックアドレス及びサブ
コードID（８ビット）、このサブコードIDとブロックア
ドレス及びサブコードIDに対するパリティ（８ビッ
ト）、及び記録時間や各曲の演奏時間等のデータからな
るサブコードデータ（256ビット）を１ブロックとする
ブロックデータがそれぞれ８ブロックずつ記録される。

上記サブコードID（８ビット）と、ブロックアドレス
及びサブコードID（８ビット）は、２ブロックを１単位
として、第５図に示す如く構成される。即ち、偶数番ブ
ロックのサブコードIDは、上位４ビットがコントロール
ID、下位４ビットがデータIDとして用いられ、奇数番ブ
ロックのサブコードIDは、上位４ビットがPNO・ID
（２）、下位４ビットがPNO・ID（３）として用いられ
る。又、ブロックアドレス及びサブコードIDの部分につ
いては、最上位ビットが“1"に規定されており、偶数番
ブロックの上位側３ビットがフォーマットID、下位４ビ
ットがブロックアドレス、奇数番ブロックの上位側３ビ
ットがPNO・ID（１）、下位４ビットがブロックアドレ
スとして用いられる。又、上記コントロールIDの４ビッ
ト中の下位より３ビット目には、第６図に示す如く、頭
出し用の制御信号となるスタートID、即ちＳ−IDが設け
られ、各曲の先頭部の約300フレーム（約９秒間）に亙
って“1"が記録される。又、上記PNO・ID（１）〜PNO・
ID（３）には各曲の絶対曲番（001〜799）が記録され
る。

一方、PCMブロックは第７図に示すように、シンク
（同期）コード（８ビット）、PCM−ID（８ビット）、
ブロックアドレス（８ビット）、このPCM−IDとブロッ
クアドレスに対するパリティ（８ビット）、及び音楽情
報等のPCMデータ（256ビット）を１ブロックとし、１ト
ラックに128ブロック記録される。

上記PCM−ID（８ビット）とブロックアドレス（８ビ
ット）は第８図に示すように、８ブロックを１単位とし
て構成される。即ち、偶数番ブロックのPCM−IDは、上
位４ビットがID−１〜ID−８の各種識別コード（IDコー
ド）となっており、下位４ビットがフレームアドレスと
して用いられる。また、奇数番ブロックのPCM−IDは、
オプショナルコードとして使用される。ブロックアドレ
スは、下位３ビットで１組の８ブロックを識別し、MSB
は“0"である。そしてMSBを除く７ビットで128ブロック
を識別するものである。

次に、第９図を参照して第１図の信号処理回路14の要
部の構成を説明する。復調回路13で復調されたシリアル
の再生データは同期検出回路31に入力され、上述のサブ
コードブロックまたはPCMブロックのシンクコードが検
出される。タイミング発生回路32は、上記同期検出回路
31の同期検出信号を基準にして各種タイミング信号を発
生する。即ち、タイミング信号φ_Ｓはシンクコードのタ
イミングで出力されるシンクタイミング信号、φ_IDはID
コードタイミング信号、φ_Ｂはブロックアドレスタイミ
ング信号、φ_Ｐはパリティタイミング信号、φ_Ｗは後述
するパリティラッチへの書き込み信号、φ_Ｄはデータタ
イミング信号、φ_Ｆはフレームタイミング信号である。
なお、これらのタイミング信号の発生タイミングについ
ては後に詳述する。一方、上記シリアルの再生データは
データ変換回路33に入力されて、上記同期検出回路31か
ら出力される同期検出信号に基づいて一旦10ビットのパ
ラレルデータに変換された後、10−８変換が行なわれ
て、８ビットのデータが出力する。この８ビットのデー
タは、誤り訂正、データ／アドレスの分離等が行なわれ
る（図示せず）と共に、ID検出回路34へ入力される。こ
のID検出回路34は、その詳細を後述するが、タイミング
発生回路32から供給される各種タイミング信号に基づい
て、入力されたデータのPCM−IDまたはサブコードIDのI
Dコードを検出し、IDコードが正しく記録されているか
どうかを判断して、正しく記録されていないことを検出
するとNOID信号を出力し、その後再び正しく記録されて
いるIDコードを検出するとST信号を出力するものであ
る。上記NOID信号はタイミング発生回路32から出力され
るフレームタイミング信号φ_Ｆと共にアンドゲート35へ
入力され、そのアンド出力はカウンタ36に入力される。
このカウンタ36は上記ID検出回路34からのNOID信号によ
りリセットされ、上記アンドゲート35からの出力をカウ
ントするもので、例えば３カウンしたときキャリー信号
を未録音を示す信号NOPCMとして出力する。

次に、第10図を参照してID検出回路34の詳細な構成を
説明する。データ変換回路33から出力される８ビットの
データはIDコードをラッチする第１のIDラッチ41、ブロ
ックアドレスをラッチするブロックラッチ42に入力され
ると共に、module2のルールに従って加算を行なう加算
器43に入力される。この加算器43の出力はパリティラッ
チ44に入力され、このパリティラッチ44の出力が上記加
算器43の他方の入力端に入力されている。そして、パリ
ティラッチ44の出力は０チェック回路45に入力されて、
その内容が０であるかどうかチェックされる。０であれ
ばパリティOK信号POKを出力する。一方、上記ブロック
ラッチ42にラッチされたブロックアドレスはデコーダ46
に供給され、所定アドレス、例えば「１××××××
０」（サブコードIDの偶数ブロック）がデコードされた
ときに“1"が出力される。しかして、上記第１のIDラッ
チ41はIDコードタイミング信号φ_IDをラッチクロックと
し、ブロックラッチ42はブロックアドレスタイミング信
号φ_Ｂを、そしてパリティラッチ44はパリティラッチ書
込み信号φ_Ｗをそれぞれラッチクロックとし、０チェッ
ク回路45はパリティタイミング信号φ_Ｐの入力時に０チ
ェック動作を行なう。また、パリティラッチ44はシンク
タイミング信号φ_Ｓをクリア信号としている。

上記第１のIDラッチ41の出力は第２のIDラッチ48に入
力される。この第２のIDラッチ48は、上記デコーダ46の
出力と、上記０チェック回路45からのパリティOK信号PO
Kと、データタイミング信号φ_Ｄが入力されるアンドゲ
ート49の出力がラッチクロックとして供給され、その出
力は上記第１のIDラッチ41の出力と共に一致回路50へ入
力されている。この一致回路50は、デコーダ46から“1"
信号が与えられたときに第１のIDラッチ41の内容と第２
のIDラッチ48の内容を比較し、一致したとき“1"信号を
出力してアンドゲート51に供給する。このアンドゲート
51には、上記POK信号とデータタイミング信号φ_Ｄが入
力されており、その出力はＳ−Ｒ型のフリップフロップ
（以下F/Fと称する）52のセット端子に供給される。ま
た、このF/F52の出力はＤ型のF/F53のデータ入力端子に
供給される。そして、フレームタイミング信号φ_Ｆが上
記F/F52にはリセット信号として、またF/F53には読み込
み信号としてそれぞれ与えられている。そして、F/F53
の出力はインバータ54を介してIDコードが正しく記録さ
れていないことを示す信号NOIDとして出力される。ま
た、このF/F53の出力はアンドゲート55の一方の入力端
にも入力される。このアンドゲート55の他方の入力端に
は、第２のIDラッチ48にラッチされたIDコードのうち、
スタートID（Ｓ−ID）を示すビット、即ち、偶数ブロッ
クのサブコードに含まれるコントロールIDの２ビット目
が入力されている。上記第２のIDラッチ48には、ブロッ
クアドレスをデコードするデコーダ46の働きによりサブ
コードIDの偶数ブロックしかセットされないから、セッ
トされたデータの上位から２ビット目を取出したものが
Ｓ−IDとなるのである。そして、上記アンドゲート55の
出力が正しいIDコードの記録を検出したことを示す信号
STとしてシステム制御部16へ供給される。

実施例の動作次に上記のように構成されたこの発明の実施例の動作
について、第11図及び第12図のタイムチャートを参照し
て説明する。

第11図は第10図に示すID検出回路34の動作を説明する
ためのタイムチャートである。回転ドラム11に取付けら
れたヘッドRD₁、RD₂で読取った磁気テープＴ上の信号は
再生増幅器12で増幅され、復調回路13で復調されて、シ
リアルの再生データとして信号処理回路14内の同期検出
回路31とデータ変換回路33に入力される。そしてデータ
変換回路33で上記同期検出回路31で検出された同期検出
信号に基づいて８ビットのパラレルデータに変換され、
ID検出回路34に入力される。この入力データは第11図
（１）に示すように、８ビット単位でシンクコード、ID
コード、ブロックアドレス、パリティコード、データ、
の如く構成されている。しかして、このID検出回路34に
はタイミング発生回路32から各種タイミング信号が与え
られており、シンクタイミング信号φ_Ｓは同期検出回路
31から発生される同期検出信号を基準に作成されて第11
図（２）のように発生される。また、IDタイミング信号
φ_IDはIDコードのタイミングで、ブロックアドレスタイ
ミング信号φ_Ｂはブロックアドレスのタイミングで、パ
リティタイミング信号φ_Ｐはパリティコードのタイミン
グで、そしてデータタイミング信号φ_Ｄはデータの最初
のシンボル（８ビット）のタイミングで、それぞれ同図
（２）〜（５）及び（７）に示すように発生される。な
お、これらのタイミングはサブコードデータにおいても
PCMデータにおいても同じである。

しかして、シンクタイミング信号φ_Ｓが発生したと
き、パリティラッチ44がクリアされ、パリティラッチ44
の内容は第11図（８）に示すように「０」となる。次に
IDタイミング信号φ_IDが発生すると、これに同期してパ
リティラッチ書込み信号φ_Ｗが同図（６）のａの如く発
生するから、ID検出回路34に入力される８ビットのデー
タは加算器43でパリティラッチ44の出力「０」と加算さ
れてパリティラッチ44に書込まれる。従って同図（８）
のように、パリティラッチ44にはIDコードが記憶され
る。一方、第１のIDラッチ41はIDタイミング信号φ_IDに
同期して入力データを読込む。従って同図（９）に示す
ように、第１のラッチ41の内容は前回記憶していたIDコ
ードから、今回入力された新しいIDコードに切換わる。
次に、ブロックアドレスタイミング信号φ_Ｂが発生する
と、ブロックラッチ42がブロックアドレスを読込み。こ
の読込まれたブロックアドレスはデコーダ46でデコード
され、サブコードの偶数ブロックであることを検出する
と、デコーダ46は“1"信号を出力する。また、上記ブロ
ックアドレスタイミング信号φ_Ｂに同期してパリティラ
ッチ書込み信号φ_Ｗが第11図（６）のｂに示すように発
生され、パリティラッチ44は今入力されたブロックアド
レスと今まで記憶していたIDコードとを加算器43を介し
てmodule2による加算をし、再びラッチする。従ってパ
リティラッチ44の内容は同図（８）に示すように「IDコ
ードブロックアドレスコード」（ただしはmodule2
加算を示す）となる。次に、パリティタイミング信号φ
_Ｐが発生すると、これに同期してパリティラッチ書込み
信号φ_Ｗが同図（６）のｃの如く発生されるから、パリ
ティラッチ44は上記同様に、今入力されたパリティコー
ドと今まで記憶していた内容とを加算器43を介して加算
し、再びラッチする。このとき０チェック回路45にもパ
リティタイミング信号φ_Ｐが与えられ、パリティラッチ
44の内容をチェックする。テープＴへの記録時には、こ
の加算データ、即ち同図（８）に示すようなIDコード
ブロックアドレスパリティコードは「０」になるよう
に設定されているから、再生時には誤りがなければこの
値は「０」になり、パリティOK信号POKを“1"として出
力する（同図（13））。

次に、データタイミング信号φ_Ｄが発生すると、デコ
ーダ46の出力が“1"で、且つPOK信号が“1"のときにア
ンドゲート49が開き、第２のIDラッチ48に第１のIDラッ
チ41の内容が読込まれる。従って、第２のIDラッチ48の
内容は同図（10）に示すように、今まで記憶していたID
コードから、今回入力された新しいIDコードに切換わ
る。そして、一致回路50はデコーダ46からの“1"信号に
より第１のIDラッチ41の内容と第２のIDラッチ48の内容
の比較動作を行ない、一致すれば“1"を、一致しないと
きは“0"を出力してアンドゲート51へ供給する。ここ
で、上記第１のIDラッチ41はIDタイミング信号φ_IDによ
ってデータをラッチするから、サブコードIDもPCM−ID
も含めすべてのIDコードをラッチすることになるが、第
２のIDラッチ48はデコーダ46の出力をアンド条件とする
アンドゲート49の出力によってデータをラッチするか
ら、偶数ブロックのサブコードIDのみをラッチすること
になる。また、一致回路50もデコーダ46の出力によって
比較動作を行なうから、第１のラッチ41の内容が毎回変
わっても、偶数ブロックのサブコードIDがラッチされて
いるタイミングに比較動作が行なわれるようになってい
る。従って、正しく録音されている場合には、偶数ブロ
ックのサブコードIDは一般的に同一データが書かれてい
るから、一致回路50からは一致信号“1"が得られる訳で
ある。なお、一致回路50にはブロックアドレスタイミン
グ信号φ_Ｂが発生したときにデコーダ46の出力が与えら
れるから、同図（11）に示すように、ブロックアドレス
タイミング信号φ_Ｂに同期して第１のIDラッチ41に記憶
されている新しい（今回の）IDコードと第２のIDラッチ
48に記憶されている古い（前回の）IDコードとを比較し
た結果の一致信号を出力している。

しかして、この一致信号が“1"となり、POK信号も
“1"のときはデータタイミング信号φ_Ｄに同期してアン
ドゲート51が開き、F/F52をセットする（同図（1
2））。このF/F52の出力は１フレーム（２ブロック即ち
ロータリーヘッド１周）毎に発生するフレームタイミン
グ信号φ_ＦによってF/F53に書込まれる。このF/F53のセ
ット状態がIDコードが正しく記録されているかどうかを
示す情報であり、その出力はインバータ54を介してNOID
信号として出力される。即ち、F/F53に“1"がセットさ
れていなければ、IDコードが正しく検出されなかったこ
とを示し、NOID信号が“1"となる。他方、F/F53の出力
はアンドゲート55に入力されているが、このアンドゲー
ト55には第２のIDラッチ48からＳ−ID信号が供給されて
いるから、F/F53に“1"がセットされ、且つIDコードに
Ｓ−IDが含まれていたときアンドゲート55は“1"を出力
する。この信号が、未録音部が終わって再び正しいIDコ
ードを検出したことを示すST信号となる。

次に、第12図を参照して全体の動作を説明する。同図
（１）はヘッドRD₁、RD₂で読取られた再生データを示
し、Ａ、Ｂ部分はヘッドがテープに当たっているタイミ
ングで、データが記録されている状態、Ｃ、Ｄ……部分
は未録音状態、そしてＥ、Ｆは再びデータが記録されて
いる状態を示す。従ってＡ、B1組が１フレームである。
同図（２）は、データが記録されている部分でIDタイミ
ング信号φ_IDが発生している様子を示す。また、第11図
で説明した一致回路50の出力を第12図（３）に、F/F52
の出力を同図（５）に、そしてF/F53の出力を同図
（６）に示す。同図（４）はフレームタイミング信号φ
_Ｆを示してある。上記一致回路50の出力は、正常な再生
中は普通常時“1"であるが、同図（３）では多少誇張し
て表現してある。

しかして、第11図で説明したように、１フレーム内で
IDコードが正しく検出されるとF/F53はセットされ、正
しく検出されないとF/F53はリセットされることにな
る。そして、F/F53がリセットされた状態で第12図
（７）に示すようにNOID信号が出力されると、第９図の
アンドゲート35のゲートを開く。その後、フレームタイ
ミング信号φ_Ｆが発生する毎にカウンタ36がカウントア
ップされ（第12図（８））、カウント値が「３」になる
とキャリー信号がNOPCMとして出力される（同図
（９））。このカウンタ36は、NOID信号が“1"にならな
い限りリセットされ続けているものである。そして上記
NOPCM信号がシステム制御部16に供給され、システム制
御部16は走行制御部21を制御してテープを通常再生から
早送り再生に切換える（同図（11））。従って、再生中
に未録音部分を検出すると、自動的にテープの早送りを
することになる。

その後、第12図（１）のＥ、Ｆに示すように、再び録
音部分があったときには、第10図において、再び第１の
IDラッチ41と第２のIDラッチ48の内容が一致し、一致回
路50から一致信号“1"が出力されると共に、その録音部
分の先頭でサブコードのＳ−IDが“1"となるので、アン
ドゲート55が開き、ST信号が出力される（第12図（1
0））。このST信号はシステム制御部16へ供給され、走
行制御部21を制御してテープを早送り再生から通常再生
へ切換える（同図（11））。

このようにして、再生中に未録音部分があると自動的
に早送りし、再び録音部を検出すると通常再生にするこ
とができる。

なお、上記実施例ではIDコードの一致検出をする際、
偶数ブロックのサブコードIDを検出するようにしたが、
これに限ることなく、PCM−ID等で検出することもでき
る。

また、上記実施例では、未録音部検出後の録音部検出
のためにＳ−IDを用いたが、これを用いなくともIDコー
ドの記録チェックだけで録音部検出は可能である。

［発明の効果］この発明は以上詳述したように、DATフォーマット中
のIDコードが正しく記録されているかどうかを検出する
手段を設け、正しく記録されていないときには未録音部
であると判断して通常再生から早送り再生に切換え、そ
の後録音部分を検出すると再び通常再生に切換えるよう
にしたので、無音検出のための特別なアナログ回路を設
けることなく、また曲中の無音部を未録音部と誤認する
こともなしに、未録音部分を高速で読み飛ばすことので
きるデジタルオーディオテープレコーダを得ることがで
きる。

【図面の簡単な説明】

図面はこの発明の一実施例を示すもので、第１図はDAT
の再生系の全体構成を示すブロック図、第２図はテープ
１の記録状態を示す図、第３図はトラックフォーマット
を示す図、第４図はサブコードブロックフォーマットを
示す図、第５図はサブコードIDフォーマットを示す図、
第６図はコントロールIDフォーマットを示す図、第７図
はPCMブロックフォーマットを示す図、第８図はPCM−ID
及びブロックアドレスフォーマットを示す図、第９図は
第１図の信号処理回路の要部詳細を示すブロック図、第
10図は第９図のID検出回路の詳細を示す図、第11図はID
検出回路の動作を説明するためのタイムチャート、第12
図は全体の動作を説明するためのタイムチャートであ
る。 11……回転ドラム、12……再生増幅器、13……復調回
路、14……信号処理回路、15……PCMオーディオデータ
用RAM、16……システム制御部、17……D/A変換器、18…
…増幅器、20……キー入力部、21……走行制御部、23…
…走行機構、23……制御データ用RAM、31……同期検出
回路、32……タイミング発生回路、33……データ変換回
路、34……ID検出回路、36……カウンタ、RD₁、RD₂……
回転ヘッド、Ｔ……テープ。

Claims

(57)【特許請求の範囲】

【請求項１】１トラック内にサブコードデータとPCMデ
ータを含むフォーマットで記録されたデータを再生する
デジタルオーディオテープレコーダにおいて、パリティチェック手段と、このパリティチェック手段によりパリティチェックが正
しく検出されたときにサブコードIDまたはPCM−IDのID
コードをラッチする手段と、このラッチ手段が前回記憶していたIDコードと今回記憶
したIDコードとを比較する比較手段と、この比較手段により上記前回と今回のIDコードの一致が
検出され且つ上記パリティチェック手段のチェック結果
が正しいときにIDコードが正しく記録されていることを
示す信号を出力する出力手段と、この出力手段が上記信号を出力しないときに、テープを
通常再生から早送り再生に切換える手段とを具備したことを特徴とするデジタルオーディオテープ
レコーダ。