JP2595550B2

JP2595550B2 - マトリックス型液晶表示装置

Info

Publication number: JP2595550B2
Application number: JP20247687A
Authority: JP
Inventors: 典生山本; 祐一郎山田; 森　　薫; 光治浅田
Original assignee: 日本電装株式会社
Priority date: 1987-08-13
Filing date: 1987-08-13
Publication date: 1997-04-02
Anticipated expiration: 2012-04-02
Also published as: JPS6444921A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は液晶表示装置に係り、特に、強誘電性液晶を
利用してなるマトリックス型液晶表示装置に関する。

〔従来技術〕

従来、この種のマトリックス型液晶表示装置において
は、強誘電性液晶の電気光学的変化のための閾値電圧
が、同強誘電性液晶に印加すべき矩形波パルスのパルス
幅に依存することを活用して、一表示画面におけるON表
示画素のみを駆動する走査制御と、一表示画素における
OFF表示画素のみを駆動する走査制御とを、別々に独立
的に行なってマトリックス表示するようにして所謂２フ
ィールド法が採用されている。なお、上述したON表示画
素とは、これに相当する強誘電性液晶部分であって光を
透過させる部分をいう。一方、上述したOFF表示画素と
は、これに相当する強誘電性液晶部分であって光を透過
させない部分をいう。

〔発明が解決しようとする問題点〕

しかしながら、このような構成においては、上述のよ
う独立的走査制御のために、一表示画面の表示に要する
時間が不必要に長くなるとともに、ON表示画素或いはOF
F表示画素の非選択時に、同画素の表示内容によって
は、その表示コントラストが、同画素に係わるONデータ
信号或いはOFFデータ信号のために低下するという不具
合が生じる。

また、負の誘電率異方性を有する液晶を用い、１フィ
ールド内で表示画素のオン、オフ選択、およびその表示
状態の保持を行い、その際に交流信号を用いて液晶が応
答しないようにするACスタビライズ効果を利用し、高コ
ントラストなマトリックス表示を行えるようにしたもの
がある（National Technical Report Vol.33 No.1 Feb.
1987）。

このものでは、ACスタビライズ効果の利用において、
交流信号に低周波成分が存在すると液晶分子が応答して
コントラストが悪くなるため、交流信号の周波数を高く
して液晶分子が全く動かないようにしており、交流信号
の周波数を高くしなければならないという制約が生じ
る。

本発明は上記問題に鑑みたもので、ACスタビライズ効
果を利用して高コントラストなマトリックス表示を行う
ようにし、その場合に、交流信号の周波数を高くしなく
てもACスタビライズ効果を十分発揮できるようにするこ
とを目的とする。

〔問題点を解決するための手段〕

上記目的を達成するため、本発明は、ｎ条の行電極と
ｍ条の列電極とを互いに格子状に対向させるように並設
した両電極基板（11、12）間に強誘電性液晶を封入して
mn個の表示画素を形成する液晶セル（10）と、前記ｎ条の行電極に選択信号と非選択信号とからなる
走査信号を順次付与する行駆動回路（40）と、前記ｍ条の列電極にデータ信号を付与する列駆動回路
（50）とを備え、前記走査信号と前記データ信号の合成
信号を前記mn個の表示画素に印加して、前記mn個の表示
画素によりマトリックス表示を行うようにしたマトリッ
クス型液晶表示装置において、前記強誘電性液晶は、負の誘電率異方性を有するもの
であり、前記選択信号と前記データ信号の合成信号は、前記表示
画素を消去する消去信号（E₁、E₂）と、この消去信号に
続き前記表示画素の表示状態を決定する書込信号（W₁、
W₂）を有し、前記表示画素をオン表示させる場合の前記
書き込み信号（W₁）は、前記消去信号と相殺されて直流
成分が０となる信号波形を有するものであり、前記表示
画素をオフ表示させる場合の前記書込信号（W₂）は、前
記強誘電性液晶の印加電圧に対する応答時間の特性に従
い応答時間がほぼ等しくなる正負の極性の電圧によって
構成された第１の交流信号で、かつ前記消去信号と相殺
されて直流成分が０となる信号波形を有するものであ
り、前記非選択信号と前記データ信号の合成信号は、前記
強誘電性液晶の印加電圧に対する応答時間の特性に従い
応答時間がほぼ等しくなる正負の極性の電圧によって構
成された第２の交流信号（Ｈ）であり、その交流信号は
相殺されて直流成分が０となる信号波形を有するもので
あり、前記第１、第２の交流信号は、前記強誘電性液晶を非
応答状態に維持するように設定されていることを特徴と
している。

（作用効果）上記した構成において、表示画素をオフ表示させる場
合の書込信号（W₂）として強誘電性液晶の印加電圧に対
する応答時間の特性に従い応答時間がほぼ等しくなる正
負の極性の電圧によって構成された第１の交流信号を用
いている。この場合、正負の極性のうち一方の極性の電
圧によって強誘電性液晶が応答しようとしても他方の極
性の電圧によって強誘電性液晶を逆方向に応答させるの
で、結果として強誘電性液晶は非応答状態に維持され
る。

また、非選択信号においても、強誘電性液晶の印加電
圧に対する応答時間の特性に従い応答時間がほぼ等しく
なる正負の極性の電圧によって構成された第２の交流信
号を用いることにより、上記したのと同様に強誘電性液
晶が非応答状態に維持される。

このように応答時間がほぼ等しくなる正負の極性の電
圧によって構成された交流信号を用いることにより、交
流信号の周波数を高くしなくてもACスタビライズ効果を
十分発揮させて、高コントラストなマトリックス表示を
行うことができる。

また、選択信号とデータ信号の合成信号、非選択信号
とデータ信号の合成信号のいずれにおいても、液晶セル
への印加電圧が相殺されて直流成分が０となるので、強
誘電性液晶の直流分による劣化を防止することができ
る。

（実施例）以下、本発明の一実施例を図面により説明すると、第
１図は本発明に係るマトリックス型液晶表示装置の全体
構成を示している。この液晶表示装置はマトリックス型
液晶セル10を備えており、液晶セル10は、酸化インジウ
ム或いは酸化スズからなる透明状の一対の電極基板11,1
2を、例えば、約２μｍのギャップを介して並設し、こ
れら各電極基板11,12間に、負の誘電率異方性を有する
チッソ株式会社製CS−1011型強誘電性液晶を密封し、か
つ各電極基板11,12に互いに偏光軸を直交させてなる各
偏光板13,14をそれぞれ外方から貼着して構成されてい
る。

電極基板11の内面には、ｎ状の行電極X1,X2,・・・,X
nが第１図にて図示上下方向に互いに間隔を付与すると
ともに同図示左右方向に互いに平行に突設形成されてお
り、一方、電極基板12の内面には、ｍ状の列電極Y1,Y2,
・・・,Ymが、第１図にて図示左右方向に互いに間隔を
付与するとともに各行電極X1,X2,・・・,Xnに共に直交
して突設形成されている。かかる場合、各電極基板11,1
2の内面には、ラビングされたポリイミド樹脂材料等か
らなる高分子膜あるいはSiO斜方蒸着膜が強誘電性液晶
を配向させるべくそれぞれ施されている。

また、各行電極X1〜Xnと各列電極Y1〜Ymとの各交叉部
は、これら各交叉部に存在する各強誘電性液晶部分と共
にそれぞれ各表示画素（1,1），・・・，（1,m），（2,
1）・・・，（n,m）を構成する（第１図参照）。行電極
と列電極との間に一極性の適正な電圧が印加されたとき
強誘電性液晶がとり得る分子配列状態にて表示画素が光
を透過させる状態（即ち、ON表示状態）となり、一方、
行電極と列電極との間に逆極性の適正な電圧が印加され
たとき強誘電性液晶がとり得る分子配列状態にて表示画
素が光を透過させない状態（即ち、OFF表示状態）とな
るように、各偏光板13,14の偏光軸が強誘電性液晶の分
子配向軸との関係で定められている。なお、偏光板13の
背後には、同偏光板13に投光する光源が配置されてい
る。また、前記強誘電性液晶はその電圧印加解除前の状
態を同解除後も保持する。

また、液晶表示装置は、第１図に示すごとく、線順次
走査回路20と、この線順次走査回路20に接続した基準信
号発生回路30と、線順次走査回路20及び基準信号発生回
路30に接続した行駆動回路40及び列駆動回路50とを備え
ており、線順次走査回路20は、ROM21と、このROM21に接
続したコントローラ22により構成されている。ROM21
は、液晶セル10に表示されるための所定の表示内容を表
わす表示データを予め記憶しており、この表示データ
は、液晶セル10の各行電極のいずれかに入力する行電極
表示データと、液晶セル10の各列電極に入力する列電極
表示データとにより構成されている。コントローラ22
は、基準クロックパルスａ（第５図参照）を順次発生
し、同期パルスｂ（第５図参照）を順次発生し、シフト
クロックパルスｑを順次発生し、ROM21からの行電極表
示データをデータパルスPxとして順次発生し、かつROM2
1からの列電極表示データをデータパルスPyとして順次
発生する。

基準信号発生回路30は、第２図に示すごとく、NORゲ
ート31と、コントローラ22及びNORゲート31に接続した
バイナリカウンタ32と、このバイナリカウンタ32に接続
したANDゲート33を有しており、NORゲート31は、ANDゲ
ート33から後述のごとく生じるゲートパルスＣのローレ
ベル時にコントローラ22からの各基準クロックパルスａ
を順次反転させて反転クロックパルスとして発生する。
また、ANDゲート33からのゲートパルスｃのハイレベル
時にNORゲート31からの各反転クロックパルスの発生が
禁止される。バイナリカウンタ32は、コントローラ22か
らの各同期パルスｂにより繰返しリセットされて、各リ
セット後にNORゲート31からの各反転クロックパルスを
反転させながら計数しその各計数結果を両出力端子Q1,Q
2から二進パルスとして順次発生する。ANDゲート33は、
バイナリカウンタ32の両出力端子Q1,Q2からの各二進パ
ルスのハイレベル時にハイレベルにてゲートパルスＣを
発生する。また、バイナリカウンタ32の両出力端子Q1,Q
2からの各二進パルスの少なくとも一方がローレベルの
ときANDゲート33からのゲートパルスｃがローレベルに
なる。

また、基準信号発生回路30は、第１図及び第２図に示
すごとく、コントローラ22及びANDゲート33に接続したO
Rゲート34と、ANDゲート33に接続したインバータ35を有
しており、ORゲート34は、ANDゲート33からのゲートパ
ルスｃのローレベル中にコントローラ22からの各基準ク
ロックパルスａに応答してゲートパルスk1（第５図参
照）を順次発生し、また、ゲートパルスｃのハイレベル
の変化に応答してゲートパルスk2（第５図参照）を発生
する。インバータ35はANDゲート33からの各ゲートパル
スｃを反転させて反転パルス（第５図参照）を順次発
生する。ORゲート36は、インバータ35からの各反転パル
スの立上りに応答してゲートパルスe1（第５図参照）
を繰返し発生し、また各反転パルスのローレベル中に
コントローラ22からの各基準クロックパルスａに応答し
てゲートパルスe2（第５図参照）を順次発生する。イン
バータ37はコントローラ22からの各基準クロックパルス
ａを順次反転させて反転クロックパルスを発生する。OR
ゲート38は、インバータ35からの各反転パルスの立上
りに応答してゲートパルスf1（第５図参照）を繰返し発
生し、また各反転パルスのローレベル中にインバータ
37からの各反転クロックパルスに応答してゲートパルス
f2（第５図参照）を順次発生する。

行駆動回路40は、コントローラ22に接続したシフトレ
ジスタ40Aと、基準信号発生回路30及びシフトレジスタ4
0Aに接続した各論理回路40B1,40B2,・・・,40Bnを有し
ており、シフトレジスタ40Aは、コントローラ22からの
各同期パルスｂを順次シフトパルスとして受け、これら
各シフトパルスに同期して、コントローラ22からの各デ
ータパルスPxを、各論理回路40B1〜40Bnのいずれかに論
理回路40B1から論理回路40Bnにかけて順次シフトさせて
データパルスｉ（第５図参照）として付与する。

論理回路40B1は、第２図及び第３図に示すごとく、シ
フトレジスタ40Aに接続したインバータ41と、基準信号
発生回路30のANDゲート33及びORゲート36に接続したAND
ゲート42aと、インバータ41及び基準信号発生回路30のO
Rゲート34に接続したANDゲート42bと、両ANDゲート42a,
42bに接続したORゲート42cを備えており、インバータ41
はシフトレジスタ40Aからのデータパルスｉを反転させ
て反転データパルスとして発生する。ANDゲート42aは、
シフトレジスタ40Aからのデータパルスｉのハイレベル
中にANDゲート33からのゲートパルスｃに応答してハイ
レベルにてゲートパルスを発生し、またゲートパルスｉ
のローレベル時にローレベルにてゲートパルスを発生す
る。

ANDゲート42bは、インバータ41からの反転データパル
スのローレベル時にローレベルにてゲートパルスを発生
し、また同反転データパルスのハイレベル中にＯゲート
34からの各ゲートパルスk1,k2に順次応答してハイレベ
ルにてゲートパルスを発生する。NORゲート42cは、両AN
Dゲート42a,42bからの各ゲートパルスに応答して、イン
バータ41からの反転データパルスのローレベル中にゲー
トパルスl1（第５図参照）を発生し、またインバータ41
からの反転データパルスのハイレベル中に各ゲートパル
スl2（第５図参照）を順次繰返し発生する。

また、論理回路40B1は、シフトレジスタ40A及び基準
信号発生回路30のORゲート36に接続したANDゲート43a
と、インバータ41及び基準信号発生回路30のインバータ
35に接続したANDゲート43bと、両ANDゲート43a,43bに接
続したNORゲート43cを備えており、ANDゲート43aは、シ
フトレジスタ40Aからのデータパルスｉのハイレベル中
にORゲート36からの各ゲートパルスe1,e2に順次応答し
てハイレベルにてゲートパルスを発生し、またデータパ
ルスｉのローレベル時にローレベルにてゲートパルスを
発生する。ANDゲート43bは、インバータ41からの反転デ
ータパルスのローレベル時にローレベルにてゲートパル
スを発生し、また同反転データパルスのハイレベル中に
インバータ35からの各ゲートパルスに順次応答してハ
イレベルにてゲートパルスを発生する。NORゲート43c
は、両ANDゲート43a,43bからの各ゲートパルスに順次応
答して、シフトレジスタ40Aからのデータパルスｉのハ
イレベル中に各ゲートパルスj1（第５図参照）を発生
し、またデータｉのローレベル中に各ゲートパルスj2
（第５図参照）を発生する。

NORゲート44は、NORゲート42cからのゲートパルスl1
及びNORゲート43cからの各ゲートパルスj1に応答してゲ
ートパルスm1（第５図参照）を順次発生し、またNORゲ
ート42cからの各ゲートパルスl2及びNORゲート43cから
の各ゲートパルスj2に応答してゲートパルスm2（第５図
参照）を順次発生する。トランスミッションゲートパル
ス45は、NORゲート42cからのゲートパルスl1に応答し
て、このゲートパルスl1を、定電圧回路45aからの負の
定電圧（−Vo）に基づき、（−Vo）のレベルを有する走
査信号S1（第５図参照）として各トランスミッションゲ
ートパルス46,47との共通の出力端子48から発生し液晶
セル10の行電極X1に付与する。

また、トランスミッションゲート46がNORゲート43cか
ら各ゲートパルスj1を受けるとともに、トランスミッシ
ョンゲート47がNORゲート44から各ゲートパルスm1を受
けると、トランスミッションゲート46が各ゲートパルス
j1を零レベル（即ち、接地レベル）までシフトするとと
もに、トランスミッションゲート47が各ゲートパルスm1
を定電圧回路47aからの正の定電圧のレベル（＋Vo）ま
でシフトする。このため、このような両トランスミッシ
ョンゲート46,47のシフト結果が合成されて出力端子48
から正の各走査信号s2（第５図参照）が零レベルを基準
として生じ行電極X1に付与される。かかる場合、両走査
信号s1,s2が行電極X1を選択するための選択信号としてT
/nの間機能する。但し、Ｔは一画面表示時間を表わす。

また、トランスミッションゲート45がNORゲート42cか
ら各ゲートパルスl2を順次受けるとともに、トランスミ
ッションゲート47がNORゲート44から各ゲートパルスm1
を順次受けると、トランスミッションゲート45が各ゲー
トパルスl2を定電圧回路45aからの負の定電圧のレベル
（−Vo）までシフトするとともに、トランスミッション
ゲート47が各ゲートパルスm1を定電圧回路47aからの定
電圧のレベル（Vo）までシフトする。このため、このよ
うな両トランスミッションゲート45,47のシフト結果が
合成されて出力端子48から交流的な各走査信号s3（第３
図参照）が零レベルを基準として発生し行電極X1に付与
される。また、トランスミッションゲート46がNORゲー
ト43cから各ゲートパルスj2を順次受けると、これら各
ゲートパルスj2がトランスミッションゲート46により零
レベルまでシフトされて走査信号s4（第５図参照）とし
て出力端子48から生じ行電極X1に付与される。かかる場
合、両走査信号s3,s4が、行電極x1を非選択とするため
の非選択信号としてそれぞれT/nの間機能する。

残余の論理回路40B2〜40Bnは、共に、論理回路40B1と
同様に構成されており、これら各論理回路40B2〜40Bn
は、シフトレジスタ40Aからの各データパルスｉ並びに
基準信号発生回路30からの各ゲートパルスｃ、、e1、
e2、k1及びk2に応答して、論理回路40B1と同様に、各走
査信号s1,s2,s3及びs4をそれぞれ生じる。しかして、論
理回路40B2からの両走査信号s1,s2及び両走査信号s3,s4
は、選択信号及び非選択信号としてそれぞれ液晶セル10
の行電極x2に付与され、論理回路40B3からの両走査信号
s1,s2及び両走査信号s3,s4は、選択信号及び非選択信号
としてそれぞれ液晶セル10の行電極x3に付与され、・・
・、または論理回路40Bnからの両走査信号s1,s2及び両
走査s3,s4は、選択信号及び非選択信号としてそれぞれ
液晶セル10の行電極Xnに付与される。

列駆動回路50は、コントローラ22に接続したシフトレ
ジスタ50A及びラッチ50Bと、基準信号発生回路30及びラ
ッチ50Bに接続した各論理回路50C1,50C2,・・・,50Cmを
有しており、シフトレジスタ50Aは、コントローラ22か
らの各データパルスPyを、同コントローラ22からの各シ
フトクロックパルスｑに応答して順次入力されて、パラ
レルなｍ個のデータパルスPy,・・・,Pyに繰返し変換し
ラッチ50Bに付与する。ラッチ50Bは、シフトレジスタ50
Aからの各ｍ個のデータパルスPy,・・・,Pyをコントロ
ーラ22からの各同期パルスｂに順次応答し繰返しラッチ
してデータパルスｄ（第５図参照）として各論理回路50
C1,50C2,・・・,50Cmにそれぞれ付与する。

論理回路50C1は、第１図、第２図及び第４図に示すご
とく、ラッチ50Bに接続したインバータ51と、ラッチ50B
及び基準信号発生回路30のORゲート36に接続したANDゲ
ート52と、インバータ51及び基準信号発生回路30のORゲ
ート38に接続したANDゲート53と、両ANDゲート52,53に
接続したNORゲート54を備えており、インバータ51はラ
ッチ50Bからのラッチデータパルスを反転させて反転デ
ータパルスを生じる。ANDゲート52は、ラッチ50Bからの
ラッチデータパルスｄのハイレベル中にORゲート36から
の各ゲートパルスe1,e2に順次応答してハイレベルにて
各ゲートパルスを発生し、またラッチデータパルスｄの
ローレベル時にローレベルにてゲートパルスを発生す
る。

ANDゲート53は、インバータ51からの反転データパル
スのローレベル時にローレベルにてゲートパルスを発生
し、また同反転データパルスのハイレベル中にORゲート
38からの各ゲートパルスf1,f2に順次応答してハイレベ
ルにて各ゲートパルスを発生する。NORゲート54は、両A
NDゲート52,53からの各ゲートパルスに応答して、ラッ
チデータパルスｄのハイレベル中に各ゲートパルスg1
（第５図参照）を順次発生し、またラッチデータパルス
ｄのローレベル中に各ゲートパルスg2（第５図参照）を
順次発生する。NORゲート55は基準信号発生回路30のイ
ンバータ35からの各反転パルス及びNORゲート54から
の各ゲートパルスg1,g2に応答してハイレベルにて各ゲ
ートパルスh1,h2（第５図参照）を順次交互に発生す
る。

トランスミッションゲート56はインバータ35からの各
ゲートパルスに応答して各ゲートパルスを零レベル
（即ち、接地レベル）にシフトし各トランスミッション
ゲート57,58との共通の出力端子59から各データ信号D1
（第５図参照）として生じ液晶セル10の列電極Y1に付与
する。また、トランスミッションゲート57がNORゲート5
4から各ゲートパルスg1を受けるとともに、トランスミ
ッションゲート58がNORゲート55から各ゲートパルスh1
を受けると、トランスミッションゲート57が各ゲートパ
ルスg1を定電圧回路57aからの負の定電圧のレベル（−V
o）までシフトするとともに、トランスミッションゲー
ト58が各ゲートパルスh1を定電圧回路58aからの正の定
電圧のレベル（＋Vo）までシフトする。このため、この
ような両トランスミッションゲート57,58のシフト結果
が合成されて出力端子59から各交流的データ信号D2（第
３図参照）が零レベルを基準として発生し列電極Y1に付
与される。かかる場合、各データ信号D1,D2が、全列電
極Y1に対する各ONデータ信号としてそれぞれT/nの間機
能する（第５図参照）。

また、トランスミッション57がNORゲート54から各ゲ
ートパルスg2を受けるとともに、トランスミッションゲ
ート58がNORゲート55から各ゲートパルスh2を受ける
と、トランスミッションゲート57が、各ゲートパルスg2
を定電圧回路57aからの負の定電圧のレベル（−Vo）ま
でシフトするとともに、トランスミッションゲート58が
各ゲートパルスh2を定電圧回路58aからの正の定電圧の
レベル（＋Vo）までシフトする。このため、このような
両トランスミッションゲート57、58のシフト結果が合成
されて出力端子59から各交流的データ信号D3（第５図参
照）が零レベルを基準として発生し列電極Y1に付与され
る。かかる場合、各両データ信号D1,D3が、列電極Y1に
対する各OFFデータ信号としてT/nの間それぞれ機能する
（第５図参照）。

残余の論理回路50C2〜50Cmは、共に、論理回路50C1と
同様に構成されており、これら各論理回路50C2〜50Cm
は、ラッチ50Bからの各ラッチデータパルスｄ、並びに
基準信号発生回路30からの各ゲートパルスを,e1,e2,f
1及びf2に応答して、論理回路50C1と同様に、各データ
信号D1,D2,D3を生じる。しかして、論理回路50C2からの
両データ信号D1,D2及び両データ信号D1,D3は、ONデータ
信号及びOFFデータ信号としてそれぞれ液晶セル10の列
電極Y2に付与され、論理回路50C3からの両データ信号D
1,D2及び両データ信号D1,D3は、ONデータ信号及びOFFデ
ータ信号としてそれぞれ液晶セル10の列電極Y3に付与さ
れ、・・・、また、論理回路50Cmからの両データ信号D
1,D2及び両データ信号D1,D3は、ONデータ信号及びOFFデ
ータ信号としてそれぞれ液晶セル10の列電極板Ymに付与
される。

ここにおいて、各定電圧回路47a,58aからの正の定電
圧のレベル（＋Vo）、各定電圧回路45a,57aからの負の
定電圧のレベル（−Vo）、クロックパルスのパルス幅、
即ちデータ信号及び走査信号の各信号幅to/N、並び整数
Ｎの決定方法について説明する。上述した負の誘電率異
方性を有する強誘電性液晶の応答時間の印加電圧に対す
る依存性は、第７図に示すごとく、極小値を有する曲線
Ｌによって特定される。かかる場合、曲線Ｌは印加電圧
の正負にかかわらず同様に特定される。また、前記応答
時間とは、OFF表示状態にある表示画素（n,m）に電圧を
印加してON表示状態に変化させるとき、表示画素（n,
m）の光透過率の電圧印加後90％に達するまでの時間を
いう。

しかして、このような前提条件のもとに、印加電圧が
2V1と（−V1）のときの強誘電性液晶の各応答時間が、
曲線Ｌの極小値の両側において、ほぼ等しい（例えば、
応答時間の差が±10％以内）値となるような印加電圧V1
を選定しこれを前記定電圧のレベルVoとする。また（−
Vo）の電圧の印加時における応答時間を設定応答時間to
とする。但し、この設定応答時間toは、データ信号D1及
び走査信号s1（又はs3）の各信号幅に対応し、また、2t
oはデータ信号D2（又はD3）及び走査信号s2（又はs4）
の各信号幅に対応する。また、整数Ｎはt1≧to/Nとなる
ように決定される。但し、t1は、表示画素（n,m）に
（＋Vo），（−Vo）或いは（＋2Vo）を印加したとき、
表示画素（n,m）の光透過率の10％までの低下に要する
時間を表す。

以上のように構成した本実施例において、線順次走査
回路20が、基準クロックパルスａ、同期パルスｂ、シフ
トクロックパルスｑ、データパルスPx及びデータパルス
Pyをそれぞれ順次発生し、基準発生回路30が、各基準ク
ロックパルスａ及び各同期パルスｂに順次応答して、各
ゲートパルスc,k1,k2,,e1,e2,f1及びf2をそれぞれ第
５図に示す各タイミングにて順次発生すると、行駆動回
路40が、線順次走査回路20からの各同期パルスｂ及びデ
ータパルスPx並びに基準信号発生回路30からの各ゲート
パルスe1（或いはe2）、ｃ、及びk1（或いはk2）に応
答して、選択信号（両走査信号s1,s2）又は非選択信号
（両走査信号s3,s4）を、液晶セル10の各行電極X1〜Xm
のいずれかに行電極X1から行電極XnにかけてT/n毎にシ
フトさせながら付与し、一方、列駆動回路50が、線順次
走査回路20からの各同期パルスｂ、各シフトクロックパ
ルスｑ及び各データパルスPy並びに基準信号発生回路30
からの各ゲートパルス,e1（或いはe2）及びf1（或い
はf2）に応答して、各ONデータ信号（データ信号D1,D
2）又は各OFFデータ信号（データ信号D1,D3）を、液晶
セル10の各列電極Y1〜Ymにそれぞれ繰返し付与する（第
６図参照）。

このような状態において、液晶セル10が行駆動回路40
及び列駆動回路50によりどのようにマトリックス駆動さ
れるかにつき、各表示画素（1,1）及び（1,2）を例にと
って説明する。例えば、行駆動回路40が行電極X1に選択
信号（両走査信号s1及びs2）を付与するとともに列駆動
回路50が列電極Y1にONデータ信号（両データ信号D1及び
D2）を付与すると、表示画素（1,1）がON表示画素（第
８図参照）として機能する。かかる場合、行電極X1と列
電極Y1との間には、走査信号s1とデータ信号D1との合成
による消去信号E1（第９図（Ａ）参照）がtoの間付与さ
れるとともに、走査信号s2とデータ信号D2との合成によ
る書込信号W1（第９図（Ａ）参照）が2toの間付与され
ることになる。但し、消去信号E1は（−Vo）のレベルを
有し、一方、書込信号W1は信号幅（to/N）及び（＋Vo）
のレベルを有する。

しかして、表示画素（1,1）は、消去信号E1のレベル
（−Vo）及び信号幅toに基き一度OFF表示状態となり、
然る後、各書込信号W1（レベル＋Vo及び信号幅to/Nを有
する）に対する強誘電性液晶の累積的応答に応じ第９図
（Ｂ）に示すごとく光透過率を累積的に上昇させてON表
示状態となる。T/nの後は、行駆動回路40からの非選択
信号及び列駆動回路50からのONデータ信号（或いは、OF
Fデータ信号）の合成による交流的保持信号Ｈ（第９図
（Ａ）参照）が表示素子（1,1）に付与されてON表示状
態を保持する。かかる場合、保持信号Ｈの±Voのレベル
変化及び信号幅（to/N）のため、前記強誘電性液晶は殆
ど応答せず表示素子（1,1）のON表示状態が確保され
る。なお、このような保持信号Ｈの交流特性が前記強誘
電性液晶を非応答状態に維持する点については、ACスタ
ビライズ効果（Le Pesant等による）として立証済みで
ある。

また、行駆動回路40が行電極X1に選択信号（両走査信
号s1及びs2）を付与するとともに列駆動回路50が列電極
Y2にOFFデータ信号（両データ信号D1及びD3）を付与す
ると、表示画素（1,2）がOFF表示画素（第８図にて図示
斜線部分参照）として機能する。かかる場合、行電極X1
と列電極Y2との間には、走査信号s1とデータ信号D1との
合成による消去信号E2（第９図（Ｃ）参照）がtoの間付
与されるとともに、走査信号s2とデータ信号D3との合成
による書込信号W2（第９図（Ｃ）参照）が2toの間付与
されることとなる。但し、消去信号E2は（−Vo）のレベ
ルを有し、一方、書込信号W2は信号幅（to/N）及び（＋
2Vo）のレベルを有する。

しかして、表示画素（1,2）は、消去信号E2のレベル
（−Vo）及び信号幅toに基き一度OFF表示状態となり、
然る後、各書込信号W2の交流的変動に応答する強誘電性
液晶の非動作下にて、第９図（Ｄ）に示すごとく光透過
率をほぼ零に維持しOFF表示状態をそのまま保持する。
かかる場合、各書込信号W2の（＋2Vo）と（−Vo）との
間のレベル変化及び信号幅（to/N）のために強誘電性液
晶が殆ど応答しない状態に維持されるので、各書込信号
W2の発生下にて表示素子（1,2）がON表示状態に反転す
ることはない。なお、その後のOFF表示状態の保持は、
上述と同様に保持信号Ｈによりなされる（第９図
（Ａ），（Ｃ）参照）。また、他の表示画素も同様にし
て駆動され、その結果、液晶セル10がマトリックス駆動
されることとなる。

以上説明したように、従来の２フィールド法のように
一表示画素の表示所要時間が4toであるのとは異なり、
本実施例によれば、前記表示所要時間が3toで済むこと
となり、その結果、一画面表示時間Ｔが従来の（3/4）
と短くなる。このことは、動画表示に非常に有利である
ことを意味する。また、非選択時には保持信号Ｈの交流
変動によるACスタビライズ効果を確保できるので、OFF
データ信号或いはONデータ信号により液晶セル10の表示
コントラストが低下することはない。また、従来の２フ
ィールド法では４つの電圧レベルを必要とするが、本実
施例では（＋Vo）と（−Vo）の二つのレベルで済むため
行駆動回路40及び列駆動回路50の構成を簡単にし得る。
また、液晶セル10への印加電圧が一画面表示時間Ｔです
べて相殺されて零となるので、強誘電性液晶の直流分に
よる劣化をも未然に防止できる。

なお、本発明の実施にあたっては、強誘電性液晶とし
てチッソ株式会社製CS−1011型を採用したが、これに限
らず、負の誘電率異方性を有する強誘電性液晶であれば
どのようなものであってもよい。また、液晶セル10は反
射型であってもよい

【図面の簡単な説明】

第１図は本発明の一実施例を示す全体構成図、第２図は
第１図における基準信号発生回路の詳細回路図、第３図
は第１図における行駆動回路の論理回路の詳細回路図、
第４図は第１図における列駆動回路の論理回路の詳細回
路図、第５図は第１図〜第４図における主要な回路素子
の出力波形図、第６図は第１図における液晶セルに付与
される信号の説明図、第７図は、負の誘電率異方性を有
する強誘電性液晶の印加電圧−応答時間特性を示すグラ
フ、第８図は行電極と列電極の部分拡大図、及び第９図
は液晶セルに対する印加信号の説明図である。符号の説明 10……液晶セル、20……線順次走査回路、30……基準信
号発生回路、40……行駆動回路、40A,50A……シフトレ
ジスタ、40B1〜40Bn,50C1〜50Cm……論理回路、50……
列駆動回路、50B……ラッチ、X1〜Xm……行電極、Y1〜Y
n……列電極。

フロントページの続き (72)発明者浅田光治愛知県刈谷市昭和町１丁目１番地日本電装株式会社内 (56)参考文献特開昭60−229012（ＪＰ，Ａ) 特開昭63−281135（ＪＰ，Ａ) 松下技報33［１］（1987−２）Ｐ．44 −50

Claims

(57)【特許請求の範囲】

【請求項１】ｎ条の行電極とｍ条の列電極とを互いに格
子状に対向させるように並設した両電極基板（11、12）
間に強誘電性液晶を封入してmn個の表示画素を形成する
液晶セル（10）と、前記ｎ条の行電極に選択信号と非選択信号とからなる走
査信号を順次付与する行駆動回路（40）と、前記ｍ条の列電極にデータ信号を付与する列駆動回路
（50）とを備え、前記走査信号と前記データ信号の合成
信号を前記mn個の表示画素に印加して、前記mn個の表示
画素によりマトリックス表示を行うようにしたマトリッ
クス型液晶表示装置において、前記強誘電性液晶は、負の誘電率異方性を有するもので
あり、前記選択信号と前記データ信号の合成信号は、前記表示
画素を消去する消去信号（E₁、E₂）と、この消去信号に
続き前記表示画素の表示状態を決定する書込信号（W₁、
W₂）を有し、前記表示画素をオン表示させる場合の前記
書き込み信号（W₁）は、前記消去信号と相殺されて直流
成分が０となる信号波形を有するものであり、前記表示
画素をオフ表示させる場合の前記書込信号（W₂）は、前
記強誘電性液晶の印加電圧に対する応答時間の特性に従
い応答時間がほぼ等しくなる正負の極性の電圧によって
構成された第１の交流信号で、かつ前記消去信号と相殺
されて直流成分が０となる信号波形を有するものであ
り、前記非選択信号と前記データ信号の合成信号は、前記強
誘電性液晶の印加電圧に対する応答時間の特性に従い応
答時間がほぼ等しくなる正負の極性の電圧によって構成
された第２の交流信号（Ｈ）であり、その交流信号は相
殺されて直流成分が０となる信号波形を有するものであ
り、前記第１、第２の交流信号は、前記強誘電性液晶を非応
答状態に維持するように設定されていることを特徴とす
るマトリックス型液晶表示装置。
【請求項２】前記行駆動回路は、所定電圧と、この所定
電圧を基準として正極性の第１電圧（V₀）と、負極性の
第２電圧（−V₀）とを用いて前記選択信号と非選択信号
を出力するものであり、前記列駆動回路は、前記所定電圧と、前記第１電圧と、
前記第２電圧とを用いで前記データ信号を出力するもの
であることを特徴とする特許請求の範囲第１項に記載の
マトリックス型液晶表示装置。
【請求項３】前記消去信号（E₁、E₂）は、前記表示画素
を消去するに必要な所定期間の間、前記第２電圧のレベ
ルとなる信号であることを特徴とする特許請求の範囲第
２項に記載のマトリックス型液晶表示装置。
【請求項４】前記表示画素をオン表示させる場合の前記
書き込み信号（W₁）は、前記強誘電性液晶が累積的に応
答して光透過率を累積的に上昇させる信号であることを
特徴とする特許請求の範囲第２項又は第３項に記載のマ
トリックス型液晶表示装置。
【請求項５】前記累積的に上昇させる信号は、前記第１
電圧のレベルと前記所定電圧のレベルを繰り返す交流信
号であることを特徴とする特許請求の範囲第４項に記載
のマトリックス型液晶表示装置。
【請求項６】前記強誘電性液晶は、印加電圧に対する応
答時間の特性において極小値を有するものであり、前記
第１電圧の２倍の電圧と前記第１電圧の印加に対し応答
時間がほぼ等しくなるものであって、前記表示画素をオ
フ表示させる場合の前記書込信号（W₂）は、前記第１電
圧の２倍の電圧のレベルと前記第２電圧のレベルを繰り
返す交流信号であることを特徴とする特許請求の範囲第
２項乃至第５項のいずれか１つに記載のマトリックス型
液晶表示装置。