JP2587907B2 - 垂直チップ・マウントのメモリ・パッケージ及びそれを製造する方法 - Google Patents

垂直チップ・マウントのメモリ・パッケージ及びそれを製造する方法

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    • Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電気的なパッケージング
方法及び装置に関するものであり、更に詳しく云えば、
システム・モジュールを形成するために集積回路チップ
を垂直に、即ち縦にマウントする方法及び装置に関する
ものである。
【０００２】
【従来の技術】本発明の背景として、米国特許第４,８
５５,８０９号及び同４,９２２,３７８号に示されるよ
うな、垂直にマウントされた集積回路コンポーネントに
関する特許がある。一般には、現在の集積回路は複式イ
ンライン・パッケージ（ＤＩＰ）で設置されるか、又は
プリント回路ボード上に表面実装される。メモリ回路テ
クノロジにおけるデバイスの縮小化はメモリ回路の密度
の改良を可能にした。半導体テクノロジの改良に大きな
進歩があったけれども、パッケージング・テクノロジは
停滞している。ＩＢＭテクニカルディスクロージャ・ブ
リティン第１８巻、第１０号（１９７６年５月発行）の
３２３９乃至３２４２ページには、メモリ・チップ及び
サポーティング・チップが立方体状にスタック可能であ
る場合、メモリ・パフォーマンスは改良可能であること
が記述されている。又、ＩＢＭテクニカルディスクロー
ジャ・ブリティン第２０巻、第１１Ａ号（１９７８年４
月発行）の４３３９乃至４３４０ページには、パッケー
ジング基板の上面にチップを垂直に配置するための２つ
の方法が開示されている。その１つの方法は、チップを
支持するために直角の金属泊を使用するためのものであ
る。もう１つの方法は、基板上にスロットを作り、その
スロットの中にメモリ・チップを立てるためのものであ
る。
【０００３】米国特許第４,８５５,８０９号及び同４,
９２２,３７８号は、パッケージング基板上にチップを
垂直に配置するために、前記スロットを使う方法と同様
の技術を使用している。この特許では、その基板を他の
シリコン・ブロック又はウエハとして選択している。更
に、化学的エッチングを使用することによって、シリコ
ン・ブロックにスロットを作ることを提案している。こ
のスロット方法の明らかな欠点は、シリコン表面上によ
く整形された深いスロットを作ること及びそのスロット
の中にチップを配置することの複雑性及び不整合であ
る。本発明により処理されるその複雑性及び不整合の問
題はこれら従来のデバイスによって示されており、製造
プロセスの許容度という多くの点に起因している。デバ
イスが垂直にマウントされるというパッケージングを考
えると、シリコン・メモリ・チップの厚さは、製造プロ
セスにおけるチップの配置のプロセスと同様に考えられ
る必要がある。
【０００４】
【発明が解決しようとする課題】本発明によって処理さ
れるべき課題は、空冷環境及び水冷環境において使用す
るためのコンピュータ用の高密度メモリ・チップを提供
することにある。この従来技術における改良は、高いパ
ッケージング密度を与えるだけでなく、製造プロセスの
欠点、以前の方法の複雑性及び不整合を取り除くように
パッケージングを扱う必要がある。本発明は電気的パッ
ケージング方法及び装置に関するものであり、更に詳し
く云えば、システム・モジュールを形成するように集積
回路チップを垂直にマウントする方法及び装置に関する
ものである。
【０００５】
【課題を解決するための手段】本願において開示される
発明は、従来のメモリ・チップ・パッケージと関連した
問題点及び欠点を実質的に減少させるメモリ・システム
・モジュール・パッケージに関する。本発明は、複数の
メモリ・チップ対を垂直にマウントすることによってパ
ッケージ基板上に１つのメモリ・チップ・キューブ及び
複数個の相互接続チップが水平方向に形成されるように
する。パッケージング密度は、通常のカード・ボード・
テクノロジよりも何倍も優れたものである。半導体チッ
プと相互接続チップとの間の配線の長さは１桁の大きさ
だけ減少し、信号伝搬遅延及びスキューに関する大きな
改良を与えた。
【０００６】本発明によれば、集積回路チップ・パッケ
ージはパッケージング配線ベース基板、即ち、パッケー
ジング基板を有し、その基板はプレーナ・ベース部材を
形成するシリコン・ウエハ或いはセラミック基板又はプ
リント回路ボードでよい。プレーナ・ベース部材上に
は、接続チップが水平に通常の態様で配置され、そして
メモリ・チップ対が垂直に且つ狭い相互間隔で配置され
て、パッケージング基板上にマウントされたメモリ・チ
ップ・キューブを形成する。接続チップ及びメモリ・キ
ューブ内のメモリ・チップ対は鉛及び錫のハンダ・ボー
ルによってパッケージング基板に電気的及び機械的に接
続される。更に、これら鉛及び錫のハンダ・ボールは、
アセンブル中はメモリ・チップ・キューブのメモリ・チ
ップ対を形成する個々のチップの間隔を開けるように作
用し、アセンブル後はチップ相互間の相互接続路を形成
する助けもする。相互接続チップ及びメモリ・チップは
一緒に配線され、パッケージング基板及びパッケージＩ
／Ｏ内の配線を通して次のレベルのパッケージに配線さ
れる。
【０００７】メモリ・チップが一緒に結合され且つパッ
ケージング基板に結合される時、パッケージ基板上の各
鉛及び錫のハンダ・ボールはそのメモリ・チップ対にお
けるどちらかのチップの１つの信号又は電源Ｉ／Ｏに接
続される。
【０００８】本発明によれば、パッケージング基板は保
護キャップのための、及びその基板に取り付けられたプ
レートを冷却するためのベース支持部材となる。
【０００９】メモリ・チップ・キューブをアセンブルし
そしてそのキューブをパッケージング基板に結合する本
発明の方法は３つのステップを含む。第１に、メモリ・
チップ対が作られる。第２に、メモリ・チップ対がメモ
リ・チップ・キューブにアセンブルされる。第３に、メ
モリ・チップ・キューブがパッケージング基板上に配置
され、その基板に結合される。製造は使用されるプロセ
スによって簡単にされる。
【００１０】
【実施例】本発明の好ましい実施例を詳細に考察する前
に、本発明に従って種々の図面で見られ及び説明される
エレメントの概要を示すことが有効であろう。
【００１１】パッケージング基板１０には、メモリ・チ
ップ・キューブ４０及び相互接続チップ１９より成る密
な集積チップ・デバイスが配置される。相互接続チップ
１９及びメモリ・チップ・キューブ４０は鉛及び錫合金
のハンダによってパッケージ基板１０に結合される。メ
モリ・チップ・キューブを形成する場合、２種類のハン
ダ合金が使用される。１つは高融点ハンダ合金（ＨＭ
Ａ）と呼ばれ、もう１つは低融点ハンダ合金（ＬＭＡ）
と呼ばれる。ＨＭＡは、ＬＭＡの融点よりも高い融点を
有する。メモリ・チップ・キューブ４０を形成するため
に、先ず、複数のメモリ・チップ対がＨＭＡハンダでも
って相互に結合される。しかる後、ボート３０におい
て、多数のメモリ・チップ対１１をＬＭＡでもって相互
に結合してメモリ・チップ・キューブ４２を形成するた
めに、シリコン・アセンブリ・バー４１が使用される。
しかる後、メモリ・チップ・キューブ４２はパッケージ
ング基板１０上に配置される。
【００１２】相互接続チップ１９のハンダ・パッド２０
及びメモリ・チップ対１１のハンダ・パッド４３がパッ
ケージング基板１０上で、それぞれ、そのパッケージン
グ基板のハンダ・パッド２１及びハンダ・パッド１８と
整列される。ＨＭＡハンダの融点以上にパッケージング
基板１０を加熱しそして室温まで冷却することによっ
て、パッケージング基板１０とメモリ・チップ対１１と
の間の結合及びパッケージング基板１０と相互接続チッ
プ１９との結合が形成される。しかる後、パッケージン
グ基板１０は、ＬＭＡハンダの融点以上であるがＨＭＡ
ハンダの融点以下の温度まで再び加熱される。メモリ・
チップ・キューブ４２上のアセンブリ・バー４１が取り
除かれる。そこで、メモリ・チップ・キューブ４０の最
終的な形が形成される。そして、それらチップにキャッ
プを付け、ポリイミドＩ／Ｏフレックス・テープを取り
付け、そして必要な場合には適当なヒート・シンクを設
けることによって、垂直マウント・パッケージの製造が
完了する。
【００１３】ここで、更に詳細に本発明を説明する。本
発明に従って構成された垂直チップ・マウント・パッケ
ージの等角投影図である図１を参照すると明らかなよう
に、複数個のメモリ・チップがメモリ・キューブ４０の
形に垂直にマウントされ、複数個の相互接続チップ１９
（論理サポート・チップ）がパッケージング基板１０上
に水平にマウントされる。基板１０は、メモリ・キュー
ブ４０のチップ対をその基板に及びその基板のパッド上
にマウントされた他のエレメントに接続するための電気
的及び機械的ボンディング・パッドを有する。図２は、
チップを取り除かれてボンディング・パッド２１及び１
８の配置を表すパッケージング基板の投影図を示す。ボ
ンディング・パッド２１及び１８はそれらパッド上にマ
ウントされたチップへの接続を行い、それらパッド２１
及び１８の間の配線２２によって示されるようにチップ
間の相互接続パスを与える。
【００１４】図１は、アセンブルされた垂直チップ・マ
ウントのメモリ・パッケージの１つの区画を示す。本発
明によれば、パッケージング基板１０は、キューブ４０
を形成するように垂直にマウントされた多数のメモリ・
チップ対及び水平にマウントされた相互接続チップ１９
を備えている。好ましい実施例では、相互接続チップ１
９によりサポートされるメモリ・チップ対１１の数は、
図６に示されるように４０個である。その好ましい実施
例では、１６個のメモリ・チップ・キューブがパッケー
ジング基板１０上にマウントされて、１６０個のチップ
対１１及び４個の相互接続チップ１９を構成する。
【００１５】メモリ・チップ対は、２列のハンダ・ボー
ル、即ち、メモリ・キューブ４０のチップ対１１の両端
における２列のハンダ・ボール、即ち、上部エッジ列の
ハンダ・ボール４４及び下部エッジ列のハンダ・ボール
４３でもって結合される。下部エッジ列のハンダ・ボー
ル４３はチップ対の下端に位置し、そしてそのチップ対
はパッケージング基板の表面上に垂直に置かれる。この
ハンダ・ボールの列４３は２つの目的を果たすように、
即ち、各チップ対をパッケージング基板に機械的に接続
するように、及びメモリ・チップの信号及び電源Ｉ／Ｏ
をパッケージング基板の配線及び電源分配バスに接続す
るように作用する。チップ対の上端には、もう１つのハ
ンダ・ボールの列４４がある。この列におけるハンダ・
ボールの数は大きくない。このハンダ・ボールの目的
は、メモリ・チップ対がメモリ・チップ・キューブにア
センブルされる時、チップ対の間隔を維持すること及び
一時的にシリコン・バーを接続することである。
【００１６】前述のメモリ・チップ対の下端におけるハ
ンダ・ボール４３のための図２に示されたハンダ・パッ
ド２１及び１８の配列は、本発明では次のような３つの
ルールに従うことが望ましい。それらの数は偶数であ
る。それらチップ対は、互いに対面する時、各ハンダ・
ボールが他方のハンダ・ボールに結合するように鏡面対
称を維持する。１つのチップにおける各ハンダ・ボール
は２つのカテゴリに属する。１つのカテゴリは「アクテ
ィブ」ハンダ・パッドを有する。それは、それらがチッ
プの信号又は電源Ｉ／Ｏに接続されるためである。ハン
ダ・パッドのもう１つのカテゴリは「ダミー」パッドで
ある。それは、それらが浮いているためである。
【００１７】図１に示されたキューブ４０のメモリ・チ
ップ対を作るプロセスが図３に示され、それは図１にお
ける基板１０の平面図及び断面図を示すものでもある。
図１のものと同じメモリ・ウエハ、メモリ・チップ、及
びメモリ・チップ対の拡大した部分的平面図及び部分的
断面図である図３は、メモリ・チップ対を作る方法を示
している。多数のメモリ・チップより成るメモリ・ウエ
ハ１３がテストされ、機能メモリチップ１４が識別され
る。各機能メモリ・チップ１４上には、テストされた良
好なメモリ・チップ１５が配置される。メモリ・チップ
はウエハ１３上のメモリ・チップのハンダ・パッドに対
応したパッドを有し、ウエハ１３及びそのウエハ上のメ
モリ・チップ１５は、図３の断面図において黒い点とし
て示されたハンダ・パッド上のハンダを流体化するに十
分な高い温度まで加熱される。このようにして、メモリ
・チップ１５はウエハ１３上のメモリ・チップ１４に機
械的及び電気的に結合される。
【００１８】この接続を得るために、第１のチップ１４
及び第２のチップ１５より成るチップ対の一端には、一
列のハンダ・ボール４３が均等に分布される。この列に
おけるハンダ・ボールの各々は、好ましくは、チップ対
１１におけるチップ１４又は１５の一方のアクティブ信
号端子に接続される。チップ１４及びチップ１５に対し
て１つの部品番号でもってこの状態を得るためには、本
発明によれば、このハンダ・ボールの列に対する次のよ
うないくつかの設計ルールが守られなければならない。
先ず、１つのチップにおけるハンダ・パッドの数は偶数
でなければならない。第２に、チップに関して鏡面対称
が維持されなければならない。従って、１つのチップが
他のチップに対面するように置かれる場合、一方のチッ
プ上の各ハンダ・パッドは他のチップ上のハンダ・パッ
ドと一致しそして結合される。第３に、アクティブ・ハ
ンダ・パッド及びダミー・ハンダ・パッドが交互にされ
なければならない。アクティブ・ハンダ・パッドは、そ
のメモリ・チップ内のアクティブ信号端子に接続するパ
ッドである。ダミー・ハンダ・パッドは浮遊ハンダ・パ
ッドである。そのようなチップの２つが対面して結合さ
れる時、一方のチップにおけるアクティブ・ハンダ・パ
ッドは他方のチップにおけるダミー・ハンダ・パッドに
結合される。従って、基板上の各ハンダ・パッドは一方
のチップの１つのアクティブ信号端子に接続するであろ
う。チップ対の両端では、ハンダ・ボール・パッド４４
がエッジの中央近くに配置される。これらハンダ・ボー
ル４４はチップ１４又はチップ１５に電気的には接続さ
れない。
【００１９】ハンダ・ボール４４の目的は２つある。第
１に、それは、結合された後のチップ１４及びチップ１
５の間の均一なギャップ間隔を維持するために使用され
る。第２に、このハンダ・ボールはメモリ・キューブを
アセンブルする過程でシリコン・サポート・バーのＬＭ
Ａハンダを接続するために使用される。メモリ・チップ
対は、図３に示されるように、ダイアモンドソー切断に
よって分離される。その切断のソー軌跡４５はハンダ・
ボールを横切り、ハンダ表面をチップのエッジと同一面
に揃える。
【００２０】図８に示されるように、基板上に複数個の
メモリ・キューブ４０を持ったパッケージを得るため
の、パッケージのアセンブル・プロセスが図４乃至図７
によって示される。
【００２１】メモリ・チップ・キューブを形成するため
に、２種類のハンダ合金が使用される。１つは高融点ハ
ンダ合金（ＨＭＡ）と呼ばれ、もう１つは低融点ハンダ
合金（ＬＭＡ）と呼ばれる。ＨＭＡはＬＭＡの融点より
も高い融点を有する。メモリ・チップ対１１は、切断さ
れる前に機能メモリ・チップを他の機能メモリ・チップ
上に配置することによって形成される。個々のメモリ・
チップのチップ・パッド及びウエハ内のメモリ・チップ
のハンダ・パッドが揃えられ、高融点のハンダが流され
てメモリ・チップ対を形成する。メモリ・チップ対はダ
イアモンドソー切断によって分離される。切断ソー軌跡
４５はハンダボールを横切り、ハンダ表面をチップのエ
ッジと揃える。
【００２２】メモリ・チップ・キューブをアセンブルす
るために、グラファイト・ボート又は多くのコンパート
メントを持った良好な熱伝導性の任意の材料のボートが
使用される。メモリ・チップ相互間の正確な間隔を保証
するために、メモリ・チップ対がそれらのコンパートメ
ント内に配置される。この間隔は、アセンブリ・ボート
３０における分離バーによって及びハンダ・ボールによ
って保証され、そしてアセンブリ・シリコン支持バー４
１がメモリ・チップ上に置かれた時それらチップと接触
して置かれたＬＭＡハンダによってそのバーの１つの表
面が覆われることによって維持される。ＬＭＡハンダを
持ったその表面はメモリ・チップ対の上端におけるＨＭ
Ａハンダ・ボールと接触する。メモリ・チップ対と共に
ボートは高温ガスの炉を通される。その炉の最高温度は
ＬＭＡハンダの融点の温度よりも高いが、ＨＭＡハンダ
の融点よりは低い。
【００２３】シリコン支持バー上のＬＭＡハンダは溶か
され、シリコン支持バーをメモリ・チップ対に結合して
メモリ・チップ・キューブを形成するであろう。メモリ
・チップ・キューブは、それが室温まで冷却された後、
ボートから取り出され、パッケージング基板上に置かれ
る。そのメモリ・チップ・キューブは、ＨＭＡハンダの
融点以上に再加熱された後、そのＨＭＡハンダによって
パッケージング基板に結合される。シリコン支持バー
は、メモリ・キューブ結合プロセスの終了時に、又は結
合後のパッケージング基板の再加熱プロセス時に取り除
かれる。シリコン支持バーを取り除くためのパッケージ
ング基板の温度は、ＨＭＡハンダの融点よりも低く且つ
ＬＭＡハンダの融点よりも高いことが望ましい。
【００２４】図４はメモリ・チップ・キューブ用のアセ
ンブリ・ボートを示す。メモリ・チップ・キューをアセ
ンブルするためにはこのボートを使用することが望まし
い。そのボートの材料としては、グラファイト又は高い
熱伝導材が選択されなければならない。ボート内には多
くのコンパートメントがあり、各コンパートメントは梯
子のように示された分離バーによってチップ対相互間の
特定の間隔を維持する。メモリ・チップ対がコンパート
メント内に置かれる場合、アセンブルされたメモリ・チ
ップ・キューブ内のチップ対１１のハンダ・ボール４３
が図２に示されたパッド２１又は１８或いはその他のも
ののようなパッケージング基板上のハンダ・パッドによ
って適当なポイントで捕捉されるように、各コンパート
メントの大きさは選択される。
【００２５】図５は、メモリ・チップ・キューブをアセ
ンブルするためのボート及びそのボート内に置かれたメ
モリ・チップ対を示す。従って、本発明によれば、チッ
プ１４及び１５より成る多数のメモリ・チップ対１１が
図５に示されるようにグラファイトのアセンブリ・ボー
ト３０内に置かれそしてそれらのエッジにおいて立てら
れる。信号Ｉ／Ｏハンダ・ボール４３を持ったチップ対
のエッジは下側である。間隔付けのためのハンダ・ボー
ル４４を持ったエッジは上側である。メモリ・チップ対
を結合してメモリ・チップ・キューブにするために、図
６に示されるように、シリコン支持バー４１が使用され
る。このシリコン支持バー４１は、図６に示されるよう
にチップ対１１の最上部に置かれる。そのバーの一方の
表面はＬＭＡハンダの層でもって被覆される。そのバー
が置かれた時、そのようなハンダを持ったそのバーの表
面がチップ対１１上のハンダ・ボール４４に対面して接
触する。そこで、そのグラファイト・ボート、チップ
対、及びシリコン支持バーは高温ガスの炉を通される。
そのアセンブリが高温ガスの炉を通される時、そのアセ
ンブリの最高温度は、ＬＭＡハンダの融点よりも高い
が、ＨＭＡハンダの融点よりも低い。従って、この期間
中、ＬＭＡハンダは流体化されるが、ＨＭＡハンダは固
体を維持される。従って、チップ１１の両端では、シリ
コン支持バー４１上のＬＭＡハンダは溶かされ、ＨＭＡ
ハンダは合金のままである。
【００２６】そのアセンブリがＬＭＡハンダの融点以下
に冷却される時、シリコン支持バーとすべてのシリコン
・チップ対１１との間に結合部が形成される。その結合
プロセス中、ＨＭＡハンダの融点以下ではあるがＬＭＡ
ハンダの融点以上にそのハンダの温度が下げられる時、
シリコン支持バーは取り除き可能となる。別の方法とし
て、それは再加熱によっても取り除かれる。本発明のメ
モリ・チップ・キューブ４２はアセンブリ・ボートにお
けるすべてのチップ対及びシリコン支持バーより成る。
【００２７】図７は、アセンブリ・ボートから取り出さ
れた後のメモリ・チップ・キューブを示す。メモリ・チ
ップ・キューブ４２は接続チップ１９と共に、ハンダ・
パッド２１、１８等を持ったパッケージング基板１０上
に置かれ、それに結合される。シリコン支持バー４１は
ＬＭＡハンダの融点以上で且つＨＭＡハンダの融点以下
の温度まで再加熱することによって取り除かれる。そこ
で、メモリ・チップ・キューブ４２はメモリ・チップ・
キューブ４０になる。
【００２８】相互接続チップのハンダ・パッド２０及び
メモリ・チップ・キューブのハンダ・パッド４３は基板
１０上の対応する接続パッド２１及び１８と揃えられ
る。相互接続チップ１９とパッケージング基板１０との
間及びメモリ・チップ対１１とパッケージ基板１０との
間の電気的接続はパッド２１及び１８上のハンダ・ボー
ルによって行われる。図２に示されたパッケージング基
板１０上の配線２２は、相互接続チップ１９及びメモリ
・チップ・キューブの垂直にマウントされたメモリ・チ
ップ対１１を、図２のパッド２１及び１８の間のパッケ
ージング基板上の相互接続線を介して接続し、図８（垂
直チップ・マウントのメモリ・パッケージを示す）にお
ける完成した中位の集積チップ・パッケージを形成す
る。この好ましい実施例では、それは８０個のメモリ・
チップの４セット及びそれらの相互接続チップより成
る。
【００２９】本発明によるパッケージング基板は、その
基板に取り付けられる保護キャップ及び冷却板のための
サポートとなる。そのパッケージング基板に代わりにシ
リコン基板が使用される場合、水冷冷却板又は空冷冷却
板がシリコン基板の後ろ側に直接取り付けられる。
【００３０】パッケージング基板の代わりにセラミック
基板又はプリント回路カードが使用される場合、冷却法
は、好ましくは、過フッ化炭化水素の内部冷却、及び水
冷冷却板又は空冷冷却板の外部冷却を使用する。図９
は、パッケージング基板としてシリコン基板を持った垂
直チップ・メモリ・パッケージ及び空冷の放熱構造の実
施例、並びに基板１０上にマウントされたメモリ・キュ
ーブ及び相互接続チップ１９を囲むキャップの使用を示
す。チップ領域は、半導体チップ１１及び１９を腐食か
ら保護するためにキャップを付けられる。パッケージン
グ基板としてシリコン基板が選択される場合、図９に示
されるような水冷の冷却板２４又は図１０に示さるよう
な空冷の冷却板２５がシリコン基板１０の後ろ側に取り
付けられる。
【００３１】図９は、流体冷却の放熱構造を使用し、パ
ッケージング基板としてシリコン基板をを持った垂直マ
ウントのメモリ・パッケージの代替えの実施例を示す。
メモリ・チップ・パッケージＩ／Ｏを次のレベルのパッ
ケージに結合するために、パッド・オン・パッド接続技
術が使用される。電源及び信号Ｉ／Ｏは、図８に示され
るように、基板の両端からのフレックスＩ／Ｏ２３によ
って集積回路ピン・アウトに送られるであろう。図１０
に示された冷却板２５はシリコン基板１０のの背面に置
かれる。半導体のチップ１１及び１９のための冷却路は
シリコン・チップから始まり、ハンダ・パッド２１及び
２０、ハンダ・ボールを通ってシリコン基板１０に及び
冷却板２５に通じる。このような冷却路は、相互接続チ
ップ１９及びメモリ・チップ対１１に対する十分な冷却
容量を与える。
【００３２】図１１は、パッケージ基板としてシリコン
基板を持ち、共通の液体冷却放熱構造を使用する２つの
垂直マウントのメモリ・パッケージの好ましい実施例を
示す。パッケージング密度を更に改良するために、図１
１に示されるように、パッケージング基板としてシリコ
ン基板を持った２つのメモリ・チップ・パッケージが１
つの冷却板を共用することができる。
【００３３】図１２は、パッケージ基板としてセラミッ
ク基板を持ち、過フッ化炭化水素の内部冷却及び空冷又
は水冷の外部放熱構造を使用する垂直マウントのメモリ
・チップ・パッケージのもう１つの実施例を示す。セラ
ミック基板がパッケージング基板として選択される場
合、過フッ化炭化水素液２６の内部冷却、及び水冷板２
９又は空冷板の外部冷却を使用することが望ましい。
【００３４】
【発明の効果】本発明によって、空冷又は水冷環境にお
いて使用するための高密度のメモリ・チップが得られ
る。
【図面の簡単な説明】
【図１】複数個のメモリ・チップが垂直にマウントされ
且つ複数個の相互接続チップ（論理サポート・チップ）
が水平にマウントされて成る、本発明に従って構成され
た垂直チップ・マウント・パッケージの等角投影図を示
す。
【図２】チップが取り除かれたパッケージング基板の拡
大し且つ部分的に破断した図を示す。
【図３】図１のものと同様のメモリ・ウエハ、メモリ・
チップ、及びメモリ・チップ対の拡大し且つ部分的に破
断した平面図及び断面図を示す。
【図４】メモリ・チップ・キューブ用のアセンブル・ボ
ートの投影図を示す。
【図５】メモリ・チップ・キューブをアセンブルするた
めのボート及びそのアセンブル・ボート内に置かれたメ
モリ・チップ対の図を示す。
【図６】アセンブル・ボート、メモリ・チップ対、及び
メモリ・チップ・キューブ用のシリコン支持バーの図を
示す。
【図７】アセンブル・ボートから取り出された後のメモ
リ・チップ・キューブの図を示す。
【図８】垂直チップ・マウントのメモリ・パッケージの
平面図を示す。本発明の好ましい実施例では、それは８
０個のメモリ・チップの４セット及びそれぞれの相互接
続チップより成る。
【図９】パッケージング基板としてシリコン基板を有
し、液体冷却の放熱構造を使用する１つの垂直マウント
・メモリ・パッケージのもう１つの実施例を示す。
【図１０】パッケージング基板としてシリコン基板を有
し、冷却ファンを持った空冷の放熱構造を有する垂直チ
ップ・メモリ・パッケージの実施例を示す。
【図１１】パッケージング基板してシリコン基板を有
し、共通の液体冷却の放熱構造を使用する２つの垂直マ
ウント・メモリ・パッケージの好ましい実施例を示す。
【図１２】パッケージング基板としてセラミック基板を
有し、過フッ化炭化水素の内部冷却及び液体冷却の放熱
構造を使用する垂直チップ・メモリ・パッケージのもう
１つの実施例を示す。
【符号の説明】
１０・・・プレーナ・パッケージング基板 １１・・・メモリ・チップ対 １８・・・ハンダ・パッド １９・・・相互接続チップ ２０・・・ハンダ・パッド ２１・・・ハンダ・パッド ２２・・・配線 ４０・・・メモリ・チップ・キューブ ４１・・・シリコン支持バー ４３・・・ハンダ・ボール ４４・・・ハンダ・ボール
フロントページの続き (72)発明者 ユージーン・スビトスラフ・コランコウ スキー アメリカ合衆国ニューヨーク州、ワッピ ンジャーズ・フォールズ、マロニー・ロ ード 60番地 (72)発明者 リチャード・ロバート・コニアン アメリカ合衆国ニューヨーク州、ポーキ ープシー、ブルックランド・ファーム・ ロード 49番地 (72)発明者 レオン・リーヘン・ウー アメリカ合衆国ニューヨーク州、ホープ ウエル・ジャンクション、ダグウッド・ ロード、アールディ・ナンバーシック ス、ボックス 98

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】プレーナ表面を有し、該表面上に複数個の
    相互接続パッドを配置されたパッケージング基板と、 前記プレーナ表面上に水平にマウントされ、該相互接続
    パッドのうちの選択された相互接続パッドに相互接続さ
    れた少なくとも１つの相互接続チップと、 前記プレーナ表面上にメモリ・チップ対として配置さ
    れ、該選択された相互接続パッドに電気的に接続され且
    つ機械的に結合された複数個の集積回路メモリ・チップ
    にして、該メモリ・チップ対は該パッケージング基板上
    にマウントされたメモリ・チップ・キューブを形成する
    ために接近した相互間隔で垂直に且つ該パッケージング
    基板の前記プレーナ表面に対して垂直に置かれて成る、
    集積回路メモリ・チップと、 前記相互接続チップと該メモリ・チップ対とを相互接続
    するために配置された、該相互接続パッド相互間の複数
    個の相互接続線と、 該パッケージング基板上にマウントされた該集積回路メ
    モリ・チップを覆うための、該相互接続チップ及び該メ
    モリ・チップ用の囲み容器と、 より成る集積回路チップ・パッケージ。
  2. 【請求項２】前記相互接続チップ及び前記メモリ・チッ
    プ・キューブのメモリ・チップ対はハンダ・ボールによ
    って前記パッケージング基板に電気的に接続されること
    を特徴とする請求項１に記載のパッケージ。
  3. 【請求項３】前記相互接続チップ及び前記メモリ・チッ
    プは一緒に配線され且つ前記パッケージング基板及びパ
    ッケージＩ／Ｏ内の配線を通して次のレベルのパッケー
    ジに配線されることを特徴とする請求項１に記載のパッ
    ケージ。
  4. 【請求項４】前記メモリ・チップ対はハンダ・ボールに
    より相互に結合される１対のメモリ・チップによって形
    成されることを特徴とする請求項１に記載のパッケー
    ジ。
  5. 【請求項５】前記メモリ・チップ対は該チップ対の両端
    にある２列のハンダ・ボールにより相互に結合された１
    対のメモリ・チップによって形成されること、 該２列のハンダ・ボールは該メモリ・チップ対の下部エ
    ッジに置かれて該メモリ・チップ対を相互に機械的に接
    続するように及び該メモリ・チップの信号及び電源Ｉ／
    Ｏを前記パッケージング基板のパッケージングの信号及
    び電源Ｉ／Ｏ線に接続するように作用すること、 該チップ対の垂直方向上部エッジにおける第２列のハン
    ダ・ボールは該メモリ・チップ対の間隔を維持するこ
    と、 を特徴とする請求項１に記載のパッケージ。
  6. 【請求項６】前記メモリ・チップ・キューブのアセンブ
    ル時に、前記第２列のハンダ・ボールは前記メモリ・チ
    ップ対の間隔を維持し、前記メモリ・チップ対がアセン
    ブルされて前記メモリ・チップ・キューブになる時の間
    隔を維持するためにシリコン・アセンブリ・バーを前記
    メモリ・チップ対に接続することを特徴とする請求項５
    に記載のパッケージ。
  7. 【請求項７】前記メモリ・チップ対のエッジにハンダ接
    続するためのパッドは行において偶数個であること、及
    び前記相互接続パッドは、前記メモリ・チップが前記メ
    モリ・メモリ対を形成するよう対面させられる時前記メ
    モリ・チップ対のエッジとのハンダ接続のためのパッド
    が適切に整列するよう鏡面対称であること、 を特徴とする請求項５に記載のパッケージ。
  8. 【請求項８】前記メモリ・チップ対は前記メモリ・キュ
    ーブを形成するように相互結合されること、及び前記メ
    モリ・チップ対は前記パッケージング基板上の各ハンダ
    ・ボールが前記メモリ・チップ対における一方のメモリ
    ・チップの信号又は電源Ｉ／Ｏに接続されるように前記
    パッケージング基板に結合されること、 を特徴とする請求項１に記載のパッケージ。
  9. 【請求項９】前記パッケージング基板はシリコン基板で
    あり、該シリコン基板の背面を冷却するための冷却板が
    該シリコン基板に直接取り付けられることを特徴とする
    請求項１に記載のパッケージ。
  10. 【請求項１０】メモリ・チップ・キューブ・パッケージ
    をアセンブルする方法にして、 メモリ・チップ・キューブのためのメモリ・チップ対を
    製作するステップと、 複数個の該メモリ・チップ対をメモリ・チップ・キュー
    ブの形ににアセンブルするステップと、 プレーナ表面、該プレーナ表面上に配された複数個の相
    互接続パッド、及び該プレーナ表面上にこれと平行に水
    平にマウントされ、該相互接続ボンディング・パッドの
    うちの選択されたものと相互接続された少なくとも１つ
    の相互接続チップを有する、パッケージング基板を含む
    パッケージの部分として前記メモリ・チップ・キューブ
    をアセンブルするステップであって、 該メモリ・チップ・キューブは該プレーナ表面上にマウ
    ントされ、該プレーナ表面上の選択された相互接続パッ
    ドに電気的に接続され且つ機械的に固着されること、 該メモリ・チップ・キューブは、該メモリ・チップ対
    を、相互に接近した間隔で垂直に且つ該プレーナ表面に
    対して直角に配置して該パッケージング基板上にマウン
    トされたメモリ・チップ・キューブの形とすること、及
    び該相互接続チップ及び該メモリ・チップ対を相互接続
    するために該相互接続パッドの間に複数個の相互接続線
    を配置すること、 を含むステップと、 該パッケージング基板上にマウントされた囲み容器によ
    って該相互接続チップ及びメモリ・チップ・キューブを
    囲むステップと、 より成ることを特徴とする方法。
  11. 【請求項１１】前記メモリ・チップ対を製作するステッ
    プにおいて、前記メモリ・チップ対は、 ウエハ上に形
    成された機能メモリ・チップに重ねて他の機能メモリチ
    ップを配置して、該機能メモリ・チップの両端に沿って
    配置され且つ該ウエハ上の対向したメモリ・チップのエ
    ッジと整列した２列のハンダ・ボールによって間隔を開
    けられ且つ平行したメモリ・チップの対を形成するこ
    と、及び１つのメモリ・チップ対の対向したエッジに沿
    って且つ該エッジの間で該ハンダ・ボールを横切り且つ
    ハンダ表面を残すソー軌跡に従って該ウエハを切断する
    ことによって該ウエハからメモリ・チップ対を分離する
    こと、 により形成されることを特徴とする請求項１０に記載の
    方法。
  12. 【請求項１２】前記メモリ・チップ・キューブをアセン
    ブルするステップにおいて、 前記メモリ・チップ対をキャリア・コンパートメント内
    に置くこと、 低融点のハンダでもって被覆された表面を持ったアセン
    ブリ・バーを前記メモリ・チップ・キューブを形成すべ
    きメモリ・チップの上に配置して、該低融点のハンダの
    表面が該メモリ・チップ対の間のエッジにある前記ハン
    ダ・ボールと接触するようにすること、 該キャリア・コンパートメントに置かれたメモリ・チッ
    プ対を炉に通して低融点のハンダを溶融し、冷却時に該
    ハンダ・ボールによって該メモリ・チップ対を整列した
    キューブの形に維持させること、 を特徴とする請求項１１に記載の方法。
  13. 【請求項１３】前記ハンダ・ボールは前記アセンブリ・
    バーの低融点のハンダの融点よりも高い融点を持つこ
    と、 前記メモリ・チップ・キューブを前記パッケージのアセ
    ンブル・プロセスの間、前記パッケージング基板上に置
    くこと、 前記メモリ・チップ・キューブを前記高い融点のハンダ
    ・ボールの融点以上の温度に前記パッケージを再加熱す
    ることによって前記ハンダ・ボールにより前記パッケー
    ジング基板に結合し、そして前記アセンブル・バーを取
    り除くこと、 を特徴とする請求項１２に記載の方法。
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Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5502667A (en) * 1993-09-13 1996-03-26 International Business Machines Corporation Integrated multichip memory module structure
US5619067A (en) * 1994-05-02 1997-04-08 Texas Instruments Incorporated Semiconductor device package side-by-side stacking and mounting system
US5567654A (en) * 1994-09-28 1996-10-22 International Business Machines Corporation Method and workpiece for connecting a thin layer to a monolithic electronic module's surface and associated module packaging
US5646068A (en) * 1995-02-03 1997-07-08 Texas Instruments Incorporated Solder bump transfer for microelectronics packaging and assembly
US5668409A (en) * 1995-06-05 1997-09-16 Harris Corporation Integrated circuit with edge connections and method
US5661901A (en) * 1995-07-10 1997-09-02 Micron Technology, Inc. Method for mounting and electrically interconnecting semiconductor dice
US5763943A (en) * 1996-01-29 1998-06-09 International Business Machines Corporation Electronic modules with integral sensor arrays
FR2745973B1 (fr) * 1996-03-08 1998-04-03 Thomson Csf Memoire de masse et procede de fabrication de memoire de masse
US5936353A (en) * 1996-04-03 1999-08-10 Pressco Technology Inc. High-density solid-state lighting array for machine vision applications
US5760478A (en) * 1996-08-20 1998-06-02 International Business Machines Corporation Clock skew minimization system and method for integrated circuits
US5903437A (en) * 1997-01-17 1999-05-11 International Business Machines Corporation High density edge mounting of chips
US5818107A (en) * 1997-01-17 1998-10-06 International Business Machines Corporation Chip stacking by edge metallization
US6551857B2 (en) 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
US5990564A (en) * 1997-05-30 1999-11-23 Lucent Technologies Inc. Flip chip packaging of memory chips
US6235551B1 (en) 1997-12-31 2001-05-22 Micron Technology, Inc. Semiconductor device including edge bond pads and methods
US6147411A (en) * 1998-03-31 2000-11-14 Micron Technology, Inc. Vertical surface mount package utilizing a back-to-back semiconductor device module
KR100290886B1 (ko) * 1998-05-09 2001-07-12 김영환 초고집적회로반도체패키지및그제조방법
US6025638A (en) * 1998-06-01 2000-02-15 International Business Machines Corporation Structure for precision multichip assembly
US6049467A (en) * 1998-08-31 2000-04-11 Unisys Corporation Stackable high density RAM modules
US6104629A (en) * 1998-09-17 2000-08-15 International Business Machines Corporation High frequency memory module
US6295220B1 (en) 1998-11-03 2001-09-25 Zomaya Group, Inc. Memory bar and related circuits and methods
US6190425B1 (en) 1998-11-03 2001-02-20 Zomaya Group, Inc. Memory bar and related circuits and methods
US6867499B1 (en) * 1999-09-30 2005-03-15 Skyworks Solutions, Inc. Semiconductor packaging
US6392896B1 (en) 1999-12-22 2002-05-21 International Business Machines Corporation Semiconductor package containing multiple memory units
US6784372B1 (en) * 2000-05-26 2004-08-31 Albert T. Yuen Orthogonal electrical connection using a ball edge array
US20020121693A1 (en) 2000-12-11 2002-09-05 Milla Juan G. Stacked die package
US20020190367A1 (en) * 2001-06-15 2002-12-19 Mantz Frank E. Slice interconnect structure
US20030002267A1 (en) * 2001-06-15 2003-01-02 Mantz Frank E. I/O interface structure
US6573460B2 (en) * 2001-09-20 2003-06-03 Dpac Technologies Corp Post in ring interconnect using for 3-D stacking
US6573461B2 (en) 2001-09-20 2003-06-03 Dpac Technologies Corp Retaining ring interconnect used for 3-D stacking
AU2003255254A1 (en) * 2002-08-08 2004-02-25 Glenn J. Leedy Vertical system integration
US7034387B2 (en) * 2003-04-04 2006-04-25 Chippac, Inc. Semiconductor multipackage module including processor and memory package assemblies
US7049691B2 (en) * 2002-10-08 2006-05-23 Chippac, Inc. Semiconductor multi-package module having inverted second package and including additional die or stacked package on second package
US6856010B2 (en) 2002-12-05 2005-02-15 Staktek Group L.P. Thin scale outline package
US20040207990A1 (en) * 2003-04-21 2004-10-21 Rose Andrew C. Stair-step signal routing
US7122906B2 (en) * 2004-01-29 2006-10-17 Micron Technology, Inc. Die-wafer package and method of fabricating same
KR100764778B1 (ko) 2005-12-12 2007-10-11 엘지전자 주식회사 무전극 램프 시스템을 이용한 통신장치 및 방법
US8609463B2 (en) * 2007-03-16 2013-12-17 Stats Chippac Ltd. Integrated circuit package system employing multi-package module techniques
FR2917233B1 (fr) * 2007-06-07 2009-11-06 Commissariat Energie Atomique Integration 3d de composants verticaux dans des substrats reconstitues.
US7700410B2 (en) * 2007-06-07 2010-04-20 International Business Machines Corporation Chip-in-slot interconnect for 3D chip stacks
US20080315388A1 (en) * 2007-06-22 2008-12-25 Shanggar Periaman Vertical controlled side chip connection for 3d processor package
KR101519601B1 (ko) * 2008-09-09 2015-05-13 삼성전자주식회사 반도체 모듈 및 이를 포함하는 전자 시스템
KR20100071522A (ko) * 2008-12-19 2010-06-29 삼성전자주식회사 패키지 온 패키지 타입의 고용량 다기능 멀티 칩 패키지 구조
US8703543B2 (en) * 2009-07-14 2014-04-22 Honeywell International Inc. Vertical sensor assembly method
DE102009027893A1 (de) 2009-07-21 2011-01-27 Robert Bosch Gmbh Chip, mikromechanisches Bauteil, Herstellungsverfahren für einen Chip und Herstellungsverfahren für ein mikromechanisches Bauteil
US8004080B2 (en) * 2009-09-04 2011-08-23 Freescale Smeiconductor, Inc. Edge mounted integrated circuits with heat sink
US8330262B2 (en) 2010-02-02 2012-12-11 International Business Machines Corporation Processes for enhanced 3D integration and structures generated using the same
US20120119345A1 (en) * 2010-11-15 2012-05-17 Cho Sungwon Integrated circuit packaging system with device mount and method of manufacture thereof
US8748206B2 (en) 2010-11-23 2014-06-10 Honeywell International Inc. Systems and methods for a four-layer chip-scale MEMS device
US9171964B2 (en) 2010-11-23 2015-10-27 Honeywell International Inc. Systems and methods for a three-layer chip-scale MEMS device
TWI499011B (zh) * 2011-02-10 2015-09-01 Nat Univ Tsing Hua 封裝結構及其製作方法
US8569874B2 (en) * 2011-03-09 2013-10-29 International Business Machines Corporation High memory density, high input/output bandwidth logic-memory structure and architecture
CN102693968B (zh) 2012-05-25 2014-12-03 华为技术有限公司 芯片堆叠封装结构
CN102931124B (zh) * 2012-11-28 2015-11-18 贵州振华风光半导体有限公司 高密度薄膜混合集成电路的集成方法
US9287240B2 (en) 2013-12-13 2016-03-15 Micron Technology, Inc. Stacked semiconductor die assemblies with thermal spacers and associated systems and methods
US10163687B2 (en) * 2015-05-22 2018-12-25 Qualcomm Incorporated System, apparatus, and method for embedding a 3D component with an interconnect structure
DE102015108909B4 (de) * 2015-06-05 2021-02-18 Infineon Technologies Ag Anordnung mehrerer Leistungshalbleiterchips und Verfahren zur Herstellung derselben
DE102015008503A1 (de) * 2015-07-03 2017-01-05 TE Connectivity Sensors Germany GmbH Elektrisches Bauteil und Herstellungsverfahren zum Herstellen eines solchen elektrischen Bauteils
CN107706170A (zh) * 2016-08-09 2018-02-16 晟碟信息科技（上海）有限公司 垂直半导体装置
US11145632B2 (en) 2017-09-29 2021-10-12 Intel Corporation High density die package configuration on system boards
US10453820B2 (en) * 2018-02-07 2019-10-22 Micron Technology, Inc. Semiconductor assemblies using edge stacking and methods of manufacturing the same
US11043471B2 (en) * 2019-05-09 2021-06-22 Microchip Technology Incorporated Mixed-orientation multi-die integrated circuit package with at least one vertically-mounted die
US11723222B2 (en) 2019-05-09 2023-08-08 Microchip Technology Incorporated Integrated circuit (IC) package with integrated inductor having core magnetic field (B field) extending parallel to substrate
CN117594455B (zh) * 2024-01-19 2024-04-16 凯瑞电子(诸城)有限公司 一种微电子芯片外壳无干涉安装装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4672737A (en) * 1984-01-23 1987-06-16 Irvine Sensors Corporation Detector array module fabrication process
US4893174A (en) * 1985-07-08 1990-01-09 Hitachi, Ltd. High density integration of semiconductor circuit
JPS6216535A (ja) * 1985-07-16 1987-01-24 Agency Of Ind Science & Technol 電子装置
US5031072A (en) * 1986-08-01 1991-07-09 Texas Instruments Incorporated Baseboard for orthogonal chip mount
US4695872A (en) * 1986-08-01 1987-09-22 Texas Instruments Incorporated High density micropackage for IC chips
US4922378A (en) * 1986-08-01 1990-05-01 Texas Instruments Incorporated Baseboard for orthogonal chip mount
JPS6399559A (ja) * 1986-10-15 1988-04-30 Mitsubishi Electric Corp 半導体装置
JPS63104361A (ja) * 1986-10-20 1988-05-09 Mitsubishi Electric Corp 半導体装置
US4801992A (en) * 1986-12-01 1989-01-31 Motorola Inc. Three dimensional interconnected integrated circuit
US4764846A (en) * 1987-01-05 1988-08-16 Irvine Sensors Corporation High density electronic package comprising stacked sub-modules
KR970003915B1 (ko) * 1987-06-24 1997-03-22 미다 가쓰시게 반도체 기억장치 및 그것을 사용한 반도체 메모리 모듈
JPH062852B2 (ja) * 1987-07-24 1994-01-12 ダイソー株式会社 塩素化ポリエチレン系架橋組成物の製法
US4855809A (en) * 1987-11-24 1989-08-08 Texas Instruments Incorporated Orthogonal chip mount system module and method
US5107586A (en) * 1988-09-27 1992-04-28 General Electric Company Method for interconnecting a stack of integrated circuits at a very high density
US5057909A (en) * 1990-01-29 1991-10-15 International Business Machines Corporation Electronic device and heat sink assembly
EP0509065A1 (en) * 1990-08-01 1992-10-21 Staktek Corporation Ultra high density integrated circuit packages, method and apparatus
JPH0715969B2 (ja) * 1991-09-30 1995-02-22 インターナショナル・ビジネス・マシーンズ・コーポレイション マルチチツプ集積回路パツケージ及びそのシステム

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