JP2584769B2 - デジタル画像デ−タ処理装置 - Google Patents
デジタル画像デ−タ処理装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、多値（複数ビット）のモノクロ画像データ
およびカラー画像データをデジタル演算処理する装置に
関する。
およびカラー画像データをデジタル演算処理する装置に
関する。
より詳細に言えば、デジタル演算処理の際に生ずる演
算誤差を減らし、より入力画像に忠実な画像を得るため
のデジタル画像データ処理装置に関するものである。
算誤差を減らし、より入力画像に忠実な画像を得るため
のデジタル画像データ処理装置に関するものである。
この種の多値データのデジタル演算処理を必要とする
装置には、所謂、デジタル複写装置がある。
装置には、所謂、デジタル複写装置がある。
すなわち、このデジタル複写装置は、CCD等の固体撮
像素子によって原稿像を読み取り、ここから出力される
アナログ画像信号をアナログ／デジタル（A/D）信号変
換し、これをデジタル演算処理して２個、または、パル
ス幅変調（PWM）データに変換し、このデータに基づい
てレーザー・ビーム・プリンタ（LBP）等のプリンタに
よって画像情報を記録する装置である。
像素子によって原稿像を読み取り、ここから出力される
アナログ画像信号をアナログ／デジタル（A/D）信号変
換し、これをデジタル演算処理して２個、または、パル
ス幅変調（PWM）データに変換し、このデータに基づい
てレーザー・ビーム・プリンタ（LBP）等のプリンタに
よって画像情報を記録する装置である。
通常、アナログ画像信号をA/D信号変換して得られた
信号は８ビットである事が多く、これをデジタル演算処
理することにより、２値画像の場合には１ビット、PWM
の場合には８ビットのデータとする場合が多い。
信号は８ビットである事が多く、これをデジタル演算処
理することにより、２値画像の場合には１ビット、PWM
の場合には８ビットのデータとする場合が多い。
デジタル演算には、例えば、シェーディング補正、γ
変換、エッジ強調、スムージング処理等があり、さら
に、カラー画像を扱う場合には、マスキング処理、黒抽
出、UCR等の処理がある。
変換、エッジ強調、スムージング処理等があり、さら
に、カラー画像を扱う場合には、マスキング処理、黒抽
出、UCR等の処理がある。
しかしながら、これらのデジタル演算は、通常回路規
模を小さくするために入力画像が８ビット・データの場
合、出力画像も８ビットとする場合が多く、このために
乗算等の演算をした場合に各演算毎にデジタル演算によ
る丸め誤差が発生し、多段のデジタル演算処理を行った
場合にこの誤差が累積して画像の劣化の原因となってい
る。
模を小さくするために入力画像が８ビット・データの場
合、出力画像も８ビットとする場合が多く、このために
乗算等の演算をした場合に各演算毎にデジタル演算によ
る丸め誤差が発生し、多段のデジタル演算処理を行った
場合にこの誤差が累積して画像の劣化の原因となってい
る。
例えば、入力デジタル画像信号が８ビットである場
合、階調は256段階まで理論上とれるはずであるが、実
際は、上記の理由から多段のデジタル演算処理を行うこ
とにより実質的に得られる画像データは４ビット、５ビ
ットといった有効ビット数となり、得られる階調は1/16
〜1/32の32〜64階調となり、階調の荒いガサついた画像
となる。とくに、γ変換といった非線形変換を行った場
合には誤差が大きくなり、非線形変換を多用した回路で
はこうした傾向は顕著となる。
合、階調は256段階まで理論上とれるはずであるが、実
際は、上記の理由から多段のデジタル演算処理を行うこ
とにより実質的に得られる画像データは４ビット、５ビ
ットといった有効ビット数となり、得られる階調は1/16
〜1/32の32〜64階調となり、階調の荒いガサついた画像
となる。とくに、γ変換といった非線形変換を行った場
合には誤差が大きくなり、非線形変換を多用した回路で
はこうした傾向は顕著となる。
こうした画像劣化を防止するために、あらかじめデジ
タル演算処理による演算誤差を見越して入力画像データ
の有効ビット数を増やすといったことが従来提案されて
いる。すなわち、例えば、出力デジタル信号が８ビット
である場合に入力デジタル信号を12ビットにするという
ことである。
タル演算処理による演算誤差を見越して入力画像データ
の有効ビット数を増やすといったことが従来提案されて
いる。すなわち、例えば、出力デジタル信号が８ビット
である場合に入力デジタル信号を12ビットにするという
ことである。
しかし、実際はCCDのアナログ電気信号レベルは高々
数百ミリ・ボルトであるために12ビットといった高精度
でA/D変換を行ってもノイズ成分によって有効ビット数
を1/2LSBの精度におさえることは極めて難しい。たとえ
これができたとしても非常に回路構成が複雑で高価にな
ることから、入力画像データのビット数を増やすことは
あまり現実的でない。また、このビット数を増やすとい
うことは、複数装置間でデジタル画像データのやり取り
を行う場合には、ビット数の増加による通信情報量が増
大するので、やはり、あまり実現的ではない。
数百ミリ・ボルトであるために12ビットといった高精度
でA/D変換を行ってもノイズ成分によって有効ビット数
を1/2LSBの精度におさえることは極めて難しい。たとえ
これができたとしても非常に回路構成が複雑で高価にな
ることから、入力画像データのビット数を増やすことは
あまり現実的でない。また、このビット数を増やすとい
うことは、複数装置間でデジタル画像データのやり取り
を行う場合には、ビット数の増加による通信情報量が増
大するので、やはり、あまり実現的ではない。
本発明の目的は、上記欠点を解消し、少ないデータ・
ビット数でもデジタル演算処理による演算誤差を最小に
することによって、多値画像データにおける画質の劣化
を防止することができるデジタル画像データ処理装置を
提供することにある。
ビット数でもデジタル演算処理による演算誤差を最小に
することによって、多値画像データにおける画質の劣化
を防止することができるデジタル画像データ処理装置を
提供することにある。
本発明は、縦列に接続された複数のデジタル演算手段
を有するデジタル画像データ処理装置において、前段に
位置する少なくとも１つのデジタル演算手段は丸め処理
を行わず、最終段のデジタル演算手段は丸め処理を行う
ことを特徴とする。
を有するデジタル画像データ処理装置において、前段に
位置する少なくとも１つのデジタル演算手段は丸め処理
を行わず、最終段のデジタル演算手段は丸め処理を行う
ことを特徴とする。
本発明によれば、個々のデジタル演算処理回路でのデ
ジタル演算による演算誤差を最小限に押さえて直列に構
成し、最終段のデジタル演算処理器でのみ必要とする画
像データ・ビット数に変換するよう回路構成をすること
によって多値画像の画質の改善を行う。
ジタル演算による演算誤差を最小限に押さえて直列に構
成し、最終段のデジタル演算処理器でのみ必要とする画
像データ・ビット数に変換するよう回路構成をすること
によって多値画像の画質の改善を行う。
第１図は、本発明を適用したデジタル・カラー複写機
のブロック図である。
のブロック図である。
CCD1は、ライン読み取りを行なうカラーのイメージ・
センサである。CCD1上に結像されたカラー画像は、赤、
緑、青の色成分に分解され、画素毎にシリアルに赤、
緑、青の順に読み出される。CCD1以降、プリンタ７に至
るまで画像信号はシリアルに送られ処理される。
センサである。CCD1上に結像されたカラー画像は、赤、
緑、青の色成分に分解され、画素毎にシリアルに赤、
緑、青の順に読み出される。CCD1以降、プリンタ７に至
るまで画像信号はシリアルに送られ処理される。
アナログ信号処理回路２は、CCD1より送られてくるア
ナログ画像信号のサンプル・ホールド、黒レベル・クラ
ンプ・フィルタリング等のアナログ信号処理を行なう。
ナログ画像信号のサンプル・ホールド、黒レベル・クラ
ンプ・フィルタリング等のアナログ信号処理を行なう。
A/D変換回路３は、アナログ信号処理回路２より送ら
れてくるアナログ画像信号をデジタル画像信号に変換す
るための回路であって、本実施例に於いて画像信号は８
ビットのデジタル画像信号に変換されるものとする。
れてくるアナログ画像信号をデジタル画像信号に変換す
るための回路であって、本実施例に於いて画像信号は８
ビットのデジタル画像信号に変換されるものとする。
マスキング回路４は、赤（Ｒ）、緑（Ｒ）、青（Ｂ）
の色成分の濁りを取るための回路である。
の色成分の濁りを取るための回路である。
第４図は、CCD1の各色に関する色感度特性の例を示す
図である。マスキング回路４は、図示の斜線の部分のよ
うな色成分間でオーバー・ラップする部分の補正を行な
い等価的に理想的な色感度特性を持つように画像信号を
色補正する。
図である。マスキング回路４は、図示の斜線の部分のよ
うな色成分間でオーバー・ラップする部分の補正を行な
い等価的に理想的な色感度特性を持つように画像信号を
色補正する。
そのための演算式は、下記の式により与えられる。
式中、R,GおよびＢは入力色データ、Ｒ′,G′およ
びＢ′は出力色データ、axxは補正係数である。通常、a
11,a22およびa33は正の係数、その他の係数は負の係数
となる。
びＢ′は出力色データ、axxは補正係数である。通常、a
11,a22およびa33は正の係数、その他の係数は負の係数
となる。
補色変換回路５は、赤、緑および青の輝度信号を補色
のシアン（Ｃ）、マゼンタ（Ｍ）およびイエロー（Ｙ）
の濃度信号に変換するための回路であって、例えば入力
信号に対して−log変換をする。
のシアン（Ｃ）、マゼンタ（Ｍ）およびイエロー（Ｙ）
の濃度信号に変換するための回路であって、例えば入力
信号に対して−log変換をする。
２値化回路６は、補色変換回路５より出力される濃度
信号をもとに、ディザ法等の擬似中間調処理を行ない画
像を２値の画像信号に変換する回路である。プリンタ７
は、この画像信号をもとに、例えば、インク・ジェット
方式で記録紙上に画像の記録を行なう。
信号をもとに、ディザ法等の擬似中間調処理を行ない画
像を２値の画像信号に変換する回路である。プリンタ７
は、この画像信号をもとに、例えば、インク・ジェット
方式で記録紙上に画像の記録を行なう。
以上説明の第１図の回路ブロックにおいて、デジタル
画像処理はマスキング回路４、補色変換回路５、２値化
回路６の３つのブロックであり、この間の演算処理で演
算誤差を発生しないようにする事によりプリンタ７で高
品位の画像再現が可能になる。
画像処理はマスキング回路４、補色変換回路５、２値化
回路６の３つのブロックであり、この間の演算処理で演
算誤差を発生しないようにする事によりプリンタ７で高
品位の画像再現が可能になる。
次に、第２図を使用して本発明を適用したマスキング
回路４、補色変換回路５、２値化回路６の具体的な回路
構成例を説明する。
回路４、補色変換回路５、２値化回路６の具体的な回路
構成例を説明する。
第２図に於いて、入力画像信号VIは８ビットのデジタ
ル画像信号であり、出力画像信号VOは１ビット＝２個の
デジタル画像信号である。
ル画像信号であり、出力画像信号VOは１ビット＝２個の
デジタル画像信号である。
入力画像信号VIは、Ｄフリップ・フロップ10〜12で
赤、緑、青の各色成分毎にラッチされる。ラッチされた
データは、さらに、Ｄフリップ・フロップ13〜15で１画
素の赤、緑、青の各色成分がまとめられたかたちで、す
なわち、同一タイミングで再びラッチされる。
赤、緑、青の各色成分毎にラッチされる。ラッチされた
データは、さらに、Ｄフリップ・フロップ13〜15で１画
素の赤、緑、青の各色成分がまとめられたかたちで、す
なわち、同一タイミングで再びラッチされる。
Ｄフリップ・フロップ13〜15にラッチされた画像デー
タは、メモリ16〜18に入力され、そこで各色成分に式
のaxxを乗じた値を発生する。メモリ16〜18は、所謂ル
ック・アップ・テーブルであり、本実施例においては2K
×８ビット構成のリード・オンリー・メモリ（ROM）を
使用している。
タは、メモリ16〜18に入力され、そこで各色成分に式
のaxxを乗じた値を発生する。メモリ16〜18は、所謂ル
ック・アップ・テーブルであり、本実施例においては2K
×８ビット構成のリード・オンリー・メモリ（ROM）を
使用している。
メモリ16はＲ成分に式のa11,a21およびa31、メモリ
16はＧ成分に式のa12,a22およびa32、メモリ16はＢ成
分に式のa13,a23およびa33を乗したデータを記憶して
いる。
16はＧ成分に式のa12,a22およびa32、メモリ16はＢ成
分に式のa13,a23およびa33を乗したデータを記憶して
いる。
第５図に、メモリ16に記憶されるデータの例を示す。
アドレス端子A7〜A0で選択されるアドレスには、図示
のようにアドレス値に対してa11,a21およびa31を乗した
値が書き込まれており、アドレス端子A8が値０の時に下
位バイト・データ、アドレス端子A8が値１の時に上位バ
イト・データが選択される。アドレス端子A10およびA9
の信号でa11,a21およびa31のいずれかが選択される。具
体的には、 のように変換データが書き込まれている。メモリ17,18
についても同様である。
のようにアドレス値に対してa11,a21およびa31を乗した
値が書き込まれており、アドレス端子A8が値０の時に下
位バイト・データ、アドレス端子A8が値１の時に上位バ
イト・データが選択される。アドレス端子A10およびA9
の信号でa11,a21およびa31のいずれかが選択される。具
体的には、 のように変換データが書き込まれている。メモリ17,18
についても同様である。
メモリ16〜18から１画素に付き２回のデータ読み出し
が行なわれ、上位バイトのデータはＤフリップ・フロッ
プ19,21および23、下位バイトのデータはＤフリップ・
フロップ20,22および24にそれぞれラッチされる。
が行なわれ、上位バイトのデータはＤフリップ・フロッ
プ19,21および23、下位バイトのデータはＤフリップ・
フロップ20,22および24にそれぞれラッチされる。
加算器25および26は、Ｄフリップ・フロップ19〜24よ
り出力される符号付きの２バイトの画像データを加算す
る回路であり、出力色データＲ′,G′およびＢ′の演算
を行なう為の回路である。Ｄフリップ・フロップ27およ
び28は、このデータＲ′,G′およびＢ′をラッチするた
めの回路である。
り出力される符号付きの２バイトの画像データを加算す
る回路であり、出力色データＲ′,G′およびＢ′の演算
を行なう為の回路である。Ｄフリップ・フロップ27およ
び28は、このデータＲ′,G′およびＢ′をラッチするた
めの回路である。
以上説明の回路が、マスキング回路４に対応する部分
である。
である。
Ｄフリップ・フロップ27および28にラッチされた画像
データは、メモリ29のアドレス信号として使われる。メ
モリ29もルック・アップ・テーブルであり、本実施例に
おいては128K×８ビット構成のリード・オンリー・メモ
リ（ROM）を使用している。
データは、メモリ29のアドレス信号として使われる。メ
モリ29もルック・アップ・テーブルであり、本実施例に
おいては128K×８ビット構成のリード・オンリー・メモ
リ（ROM）を使用している。
第６図に、メモリ29に記憶されるデータの例を示す。
アドレス端子A15〜A0で画像データの入力を行ない、
そのうちアドレス端子A15が符号ビットとなる。即ち、
アドレス端子A15が値０の時は正の値、値１の時は負の
値となる所謂『２の補数データ』の入力である。画像デ
ータの入力値が負の場合はマスキング処理の結果として
取ってはならない値であるので図のように一定値を与え
る。画像データの入力値が正の場合は第６図に示すよう
なカーブのデータ値を所定のアドレスに書き込んでお
く。アドレス端子A16が値０の時に下位バイト・デー
タ、アドレス端子A16が値１の時に上位バイト・データ
が読み出されるようにデータを書き込んでおく。
そのうちアドレス端子A15が符号ビットとなる。即ち、
アドレス端子A15が値０の時は正の値、値１の時は負の
値となる所謂『２の補数データ』の入力である。画像デ
ータの入力値が負の場合はマスキング処理の結果として
取ってはならない値であるので図のように一定値を与え
る。画像データの入力値が正の場合は第６図に示すよう
なカーブのデータ値を所定のアドレスに書き込んでお
く。アドレス端子A16が値０の時に下位バイト・デー
タ、アドレス端子A16が値１の時に上位バイト・データ
が読み出されるようにデータを書き込んでおく。
メモリ29からも１画素に付き２回のデータ読み出しが
行なわれ、上位バイトのデータＤフリップ・フロップ3
0、下位バイトのデータはＤフリップ・フロップ31にそ
れぞれラッチされる。
行なわれ、上位バイトのデータＤフリップ・フロップ3
0、下位バイトのデータはＤフリップ・フロップ31にそ
れぞれラッチされる。
以上説明の回路が、補色変換回路５に対応する部分で
ある。
ある。
Ｄフリップ・フロップ30および31にラッチされた画像
データは、コンパレータ32に入力され、ここでディザ制
御回路35より出力されＤフリップ・フロップ33および34
にラッチされたスレショルド値と比較され、２値化され
る。２値化されたデータは、Ｄフリップ・フロップ36で
ラッチされ出力画像信号VOとして出力される。
データは、コンパレータ32に入力され、ここでディザ制
御回路35より出力されＤフリップ・フロップ33および34
にラッチされたスレショルド値と比較され、２値化され
る。２値化されたデータは、Ｄフリップ・フロップ36で
ラッチされ出力画像信号VOとして出力される。
ディザ制御回路35は、疑似巾間調処理の一種であるデ
ィザ法による２バイトのスレショルド値を出力する回路
である。
ィザ法による２バイトのスレショルド値を出力する回路
である。
以上説明の回路が、２値化回路６に対応する部分であ
る。
る。
次に、第３図のタイミング・チャートを使用して第２
図のデジタル画像データ処理回路の動作タイミングの説
明を行なう。
図のデジタル画像データ処理回路の動作タイミングの説
明を行なう。
信号VCKは、ビデオ・クロック信号であり、信号VCK＊
は信号VCKの逆相のビデオ・クロック信号である。この
信号VCKおよび信号VCK＊に同期して第２図のデジタル画
像データ処理回路は動作する。
は信号VCKの逆相のビデオ・クロック信号である。この
信号VCKおよび信号VCK＊に同期して第２図のデジタル画
像データ処理回路は動作する。
入力ビデオ信号V1は、信号VCKの立ち上がりクロック
に同期して第２図のデジタル画像データ処理回路（のＤ
フリップ・フロップ10〜12）にシリアルに入力され、入
力ビデオ信号V1の色成分を示す信号CSL1およびCSL0も同
時に信号VCKの立ち上がりクロックに同期して第２図の
デジタル画像データ処理回路（のメモリ16〜18）にシリ
アルに入力される。
に同期して第２図のデジタル画像データ処理回路（のＤ
フリップ・フロップ10〜12）にシリアルに入力され、入
力ビデオ信号V1の色成分を示す信号CSL1およびCSL0も同
時に信号VCKの立ち上がりクロックに同期して第２図の
デジタル画像データ処理回路（のメモリ16〜18）にシリ
アルに入力される。
信号CSL1およびCSL0は、 CSL1＝０およびCSL0＝0:有効画像データ無し CSL1＝０およびCSL0＝1:赤成分信号（Ｒ） CSL1＝１およびCSL0＝0:緑成分信号（Ｇ） CSL1＝１およびCSL0＝1:青成分信号（Ｂ） の４種類の入力ビデオ信号VIの色成分状態を示す。
信号RLCK,GLCK,BLCKおよびDLCKは、信号CSL1およびCS
L0により不図示のタイミング生成回路により作られるタ
イミング信号である。
L0により不図示のタイミング生成回路により作られるタ
イミング信号である。
信号RLCK,GLCKおよびBLCKは、入力ビデオ信号VIの各
色成分を分離してラッチするために使用するタイミング
信号であって、Ｄフリップ・フロップ10〜12に入力す
る。また、信号DLCKは、信号RLCK,GLCKおよびBLCKでラ
ッチした信号をＤフリップ・フロップ13〜15に再ラッチ
するためのタイミング信号である。
色成分を分離してラッチするために使用するタイミング
信号であって、Ｄフリップ・フロップ10〜12に入力す
る。また、信号DLCKは、信号RLCK,GLCKおよびBLCKでラ
ッチした信号をＤフリップ・フロップ13〜15に再ラッチ
するためのタイミング信号である。
信号RLCK,GLCK,BLCKおよびDLCKでラッチされた信号は
ビデオ信号VR,VG,VBおよびVRGBであり、第３図に示すタ
イミングの信号となる。
ビデオ信号VR,VG,VBおよびVRGBであり、第３図に示すタ
イミングの信号となる。
Ｄフリップ・フロップ13〜15にラッチされた８ビット
の各色成分の画像データを使用して、信号MO1で示すよ
うに信号VCK半クロック毎にメモリ16〜18より記憶され
た変換データの読み出しを行なう。始めの半クロックが
下位８ビット・データの読み出しタイミング、後半が上
位８ビット・データの読み出しタイミングとなり、計16
ビットの変換データの読み出しを行なう。
の各色成分の画像データを使用して、信号MO1で示すよ
うに信号VCK半クロック毎にメモリ16〜18より記憶され
た変換データの読み出しを行なう。始めの半クロックが
下位８ビット・データの読み出しタイミング、後半が上
位８ビット・データの読み出しタイミングとなり、計16
ビットの変換データの読み出しを行なう。
ビデオ信号VRGBのデータ変化点から、 Ｒ′＝a11×Ｒ＋a12×Ｒ＋a13×Ｒ Ｇ′＝a21×Ｇ＋a22×Ｇ＋a23×Ｇ Ｂ′＝a31×Ｂ＋a32×Ｂ＋a33×Ｂ の順に式の演算を行なう。
メモリ16〜18より読み出された変換データは、信号SA
ML（下位８ビット・データ）およびSAMH（上位８ビット
・データ）のタイミングでＤフリップ・フロップ19〜24
にデータ・ラッチ、ついで加算器25および26による変換
データ間の加算演算が行なわれ、信号SLCHのタイミング
でＤフリップ・フロップ27および28にラッチされる。
ML（下位８ビット・データ）およびSAMH（上位８ビット
・データ）のタイミングでＤフリップ・フロップ19〜24
にデータ・ラッチ、ついで加算器25および26による変換
データ間の加算演算が行なわれ、信号SLCHのタイミング
でＤフリップ・フロップ27および28にラッチされる。
メモリ29でもメモリ16〜18同様のタイミング（信号MO
2）で画像データの変換が行なわれ、信号VDL（下位８ビ
ット・データ）および信号VDH（上位８ビット・デー
タ）に示すタイミングで16ビット→16ビットの変換動作
が行なわれ、Ｄフリップ・フロップ30および31にラッチ
される。
2）で画像データの変換が行なわれ、信号VDL（下位８ビ
ット・データ）および信号VDH（上位８ビット・デー
タ）に示すタイミングで16ビット→16ビットの変換動作
が行なわれ、Ｄフリップ・フロップ30および31にラッチ
される。
Ｄフリップ・フロップ33および34には、信号VDLおよ
び信号VDHに同期してディザ制御回路35からのスレショ
ルド値がセットされ、コンパレータ32でＤフリップ・フ
ロップ30および31からのデータと当該スレショルド値と
が比較され、16ビット→１ビットの変換、即ち、２値化
が行なわれる。２値化された画像データは、出力ビデオ
信号VOのタイミングでＤフリップ・フロップ36にラッチ
され出力される。
び信号VDHに同期してディザ制御回路35からのスレショ
ルド値がセットされ、コンパレータ32でＤフリップ・フ
ロップ30および31からのデータと当該スレショルド値と
が比較され、16ビット→１ビットの変換、即ち、２値化
が行なわれる。２値化された画像データは、出力ビデオ
信号VOのタイミングでＤフリップ・フロップ36にラッチ
され出力される。
以上説明の演算の過程を第７図を使用して説明する。
入力ビデオ信号VIは符号無しの８ビット・データであ
るが、式の係数a11〜a33が−８〜＋８の範囲の値をと
る場合には、信号MO1は図示のように０ビット目から10
ビット目迄が数値の大きさを示し、最上位ビットの15ビ
ット目が符号を示すサイン・ビットとなる。このように
信号MO1は、入力ビデオ信号VIに対してデータ・ビット
長および符号の拡張が行なわれる。
るが、式の係数a11〜a33が−８〜＋８の範囲の値をと
る場合には、信号MO1は図示のように０ビット目から10
ビット目迄が数値の大きさを示し、最上位ビットの15ビ
ット目が符号を示すサイン・ビットとなる。このように
信号MO1は、入力ビデオ信号VIに対してデータ・ビット
長および符号の拡張が行なわれる。
加算器25の出力は、信号MO1の加算結果であるので演
算誤差を出さない様にするためには、図示のように０ビ
ット目から11ビット目迄が数値の大きさを示し、最上位
ビットの15ビット目がサイン・ビットとなる。同様に、
加算器26の出力（SAMHおよびSAML）は、０ビット目から
12ビット目迄が数値の大きさを示し、最上位ビットの15
ビット目がサイン・ビットとなる。
算誤差を出さない様にするためには、図示のように０ビ
ット目から11ビット目迄が数値の大きさを示し、最上位
ビットの15ビット目がサイン・ビットとなる。同様に、
加算器26の出力（SAMHおよびSAML）は、０ビット目から
12ビット目迄が数値の大きさを示し、最上位ビットの15
ビット目がサイン・ビットとなる。
そして、信号MO2は非線形の演算を行なうので、演算
誤差を無くすために全16ビットの符号無しの絶対値のデ
ータに変換される。
誤差を無くすために全16ビットの符号無しの絶対値のデ
ータに変換される。
最後に、出力ビデオ信号VOとして１ビットの画像デー
タに変換される。
タに変換される。
なお、本実施例によれば、カラー画像データをシリア
ルで処理し、かつ、データ長の拡張分もシリアル処理し
ているので、回路の信号線の本数を少なくすることが可
能となっており、専用の集積回路を作ることにより回路
の小型化が容易になっている。
ルで処理し、かつ、データ長の拡張分もシリアル処理し
ているので、回路の信号線の本数を少なくすることが可
能となっており、専用の集積回路を作ることにより回路
の小型化が容易になっている。
データ長の拡張は、例えば、式の係数a11〜a33が0.
1といった小数データとなる場合にも行なう。
1といった小数データとなる場合にも行なう。
即ち、例えば0.1きざみのデータをとる場合に、演算
結果をあらかじめ10倍しておき、最後に結果を10分の１
にすれば整数演算で演算誤差の無い演算がデータ長の拡
張により可能になる。
結果をあらかじめ10倍しておき、最後に結果を10分の１
にすれば整数演算で演算誤差の無い演算がデータ長の拡
張により可能になる。
また、本実施例に於いてメモリ16,17,18および29にRO
Mを使用しているが、頻繁に補正係数、変換曲線カーブ
を換える場合には、ランダム・アクセス・メモリ（RA
M）等を使用しても良い。
Mを使用しているが、頻繁に補正係数、変換曲線カーブ
を換える場合には、ランダム・アクセス・メモリ（RA
M）等を使用しても良い。
以上説明のように、本発明によれば演算誤差を無くす
ような回路構成をとることによって各演算回路でのデジ
タル演算時の誤差を減らし、複数演算回路の累積演算誤
差を減らし、現画像に忠実な画像の再現が可能になる。
ような回路構成をとることによって各演算回路でのデジ
タル演算時の誤差を減らし、複数演算回路の累積演算誤
差を減らし、現画像に忠実な画像の再現が可能になる。
第１図は、本発明を適用したデジタル・カラー複写機の
ブロック図、 第２図は、本発明を適用したデジタル画像処理回路の具
体的なブロック図、 第３図は、第２図のデジタル画像処理回路の動作タイミ
ング・チャート、 第４図は、CCD1の色感度特性の例を示す図、 第５図は、メモリ16〜18に記憶するデータの説明図、 第６図は、メモリ26に記憶するデータの説明図、 第７図は、演算の過程を説明するための図である。
ブロック図、 第２図は、本発明を適用したデジタル画像処理回路の具
体的なブロック図、 第３図は、第２図のデジタル画像処理回路の動作タイミ
ング・チャート、 第４図は、CCD1の色感度特性の例を示す図、 第５図は、メモリ16〜18に記憶するデータの説明図、 第６図は、メモリ26に記憶するデータの説明図、 第７図は、演算の過程を説明するための図である。
Claims (2)
- 【請求項１】縦列に接続された複数のデジタル演算手段
を有するデジタル画像データ処理装置において、 前段に位置する少なくとも１つのデジタル演算手段は丸
め処理を行わず、最終段のデジタル演算手段は丸め処理
を行うことを特徴とするデジタル画像データ処理装置。 - 【請求項２】特許請求の範囲第１項記載のデジタル画像
データ処理装置において、 上記前段に位置する少なくとも１つのデジタル演算手段
の出力ビット数は入力ビット数よりも多いか、もしく
は、等しいことを特徴とするデジタル画像データ処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62104534A JP2584769B2 (ja) | 1987-04-30 | 1987-04-30 | デジタル画像デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62104534A JP2584769B2 (ja) | 1987-04-30 | 1987-04-30 | デジタル画像デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63272170A JPS63272170A (ja) | 1988-11-09 |
| JP2584769B2 true JP2584769B2 (ja) | 1997-02-26 |
Family
ID=14383160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62104534A Expired - Lifetime JP2584769B2 (ja) | 1987-04-30 | 1987-04-30 | デジタル画像デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2584769B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61287072A (ja) * | 1985-06-14 | 1986-12-17 | Matsushita Electric Ind Co Ltd | 映像信号のデイジタル記録再生装置 |
-
1987
- 1987-04-30 JP JP62104534A patent/JP2584769B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61287072A (ja) * | 1985-06-14 | 1986-12-17 | Matsushita Electric Ind Co Ltd | 映像信号のデイジタル記録再生装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63272170A (ja) | 1988-11-09 |
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