JP2583356B2 - 磁気ディスク読出回路と書込回路の切換回路 - Google Patents
磁気ディスク読出回路と書込回路の切換回路Info
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- JP2583356B2 JP2583356B2 JP2403487A JP40348790A JP2583356B2 JP 2583356 B2 JP2583356 B2 JP 2583356B2 JP 2403487 A JP2403487 A JP 2403487A JP 40348790 A JP40348790 A JP 40348790A JP 2583356 B2 JP2583356 B2 JP 2583356B2
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Description
【０００１】
【産業上の利用分野】本発明は磁気ディスク読出回路と
書込回路の切換回路に関し、特に磁気ヘッドのセンタ・
タップをバイアスする磁気ディスク読出回路と書込回路
の切換回路に関する。
書込回路の切換回路に関し、特に磁気ヘッドのセンタ・
タップをバイアスする磁気ディスク読出回路と書込回路
の切換回路に関する。
【０００２】
【従来の技術】従来、磁気ディスク読出回路と書込回路
の切換（Ｒ／Ｗ切換）回路は、磁気ヘッドのセンタ・タ
ップに電圧を供給してバイアスすることにより、読出回
路と書込回路とを切換えている。
の切換（Ｒ／Ｗ切換）回路は、磁気ヘッドのセンタ・タ
ップに電圧を供給してバイアスすることにより、読出回
路と書込回路とを切換えている。
【０００３】図３は従来の一例を示す磁気ディスク読出
アンプと書込アンプの切換回路図である。図３に示すよ
うに、従来の切換回路は磁気ヘッド１により読込んだ信
号を増幅出力する読出アンプ２と、書込信号入力端子Ａ
から入力された書込信号により磁気ヘッド１に流れる電
流方向を切換える書込アンプ３と、これらのアンプ２，
３を切換えるスイッチＳ２，Ｓ３と、Ｒ／Ｗ端子Ｂから
の読出／書込信号をインバータＩＮＶを介して入力する
ことによりセンタ・タップ端子ＣＴの電圧を切換えるた
めのＰＮＰトランジスタＱ１と電流源ＩＷ１およびスイ
ッチＳ１とこのスイッチＳ１のオフ時のバイアス電圧を
設定するＮＰＮトランジスタＱ２および基準電圧源Ｅと
抵抗Ｒ１，Ｒ２およびＣＴ端子の寄生容量７とを含むセ
ンタ・タップ電圧供給回路４とから構成されている。こ
のうち、スイッチＳ２，Ｓ３は電圧供給回路４と読出ア
ンプ２をバイアスする電流源ＩＲと、書込アンプ３の書
込電流ＩＷとをそれぞれ制御する。
アンプと書込アンプの切換回路図である。図３に示すよ
うに、従来の切換回路は磁気ヘッド１により読込んだ信
号を増幅出力する読出アンプ２と、書込信号入力端子Ａ
から入力された書込信号により磁気ヘッド１に流れる電
流方向を切換える書込アンプ３と、これらのアンプ２，
３を切換えるスイッチＳ２，Ｓ３と、Ｒ／Ｗ端子Ｂから
の読出／書込信号をインバータＩＮＶを介して入力する
ことによりセンタ・タップ端子ＣＴの電圧を切換えるた
めのＰＮＰトランジスタＱ１と電流源ＩＷ１およびスイ
ッチＳ１とこのスイッチＳ１のオフ時のバイアス電圧を
設定するＮＰＮトランジスタＱ２および基準電圧源Ｅと
抵抗Ｒ１，Ｒ２およびＣＴ端子の寄生容量７とを含むセ
ンタ・タップ電圧供給回路４とから構成されている。こ
のうち、スイッチＳ２，Ｓ３は電圧供給回路４と読出ア
ンプ２をバイアスする電流源ＩＲと、書込アンプ３の書
込電流ＩＷとをそれぞれ制御する。
【０００４】図４は図３における各種信号の波形図であ
る。図４に示すように、読出モードと書込モードとを切
換えるＲ／Ｗ端子Ｂは、書込モード時がロウレベルであ
り、スイッチＳ１，Ｓ３を制御する信号Ｉ２はハイレベ
ルを出力している。スイッチ動作をハイアクティブにす
ると、スイッチＳ１，Ｓ３がオンのため、定電流源ＩＷ
１によりトランジスタＱ１が動作し、ＣＴ端子から磁気
ヘッド１，書込アンプ３を通して書込電流ＩＷを供給す
る。また、この時スイッチＳ２を制御する信号Ｉ４はロ
ウレベルであり、スイッチＳ２もハイアクティブのた
め、読出アンプ２は電流を供給されず、動作しない。か
かる書込モード時におけるＣＴ端子の電圧（ＶＣＴ１）
はトランジスタＱ１のコレクタ電流ＩＣＱ１がＩＣＱ１
＞ＩＷの関係にあるため、
る。図４に示すように、読出モードと書込モードとを切
換えるＲ／Ｗ端子Ｂは、書込モード時がロウレベルであ
り、スイッチＳ１，Ｓ３を制御する信号Ｉ２はハイレベ
ルを出力している。スイッチ動作をハイアクティブにす
ると、スイッチＳ１，Ｓ３がオンのため、定電流源ＩＷ
１によりトランジスタＱ１が動作し、ＣＴ端子から磁気
ヘッド１，書込アンプ３を通して書込電流ＩＷを供給す
る。また、この時スイッチＳ２を制御する信号Ｉ４はロ
ウレベルであり、スイッチＳ２もハイアクティブのた
め、読出アンプ２は電流を供給されず、動作しない。か
かる書込モード時におけるＣＴ端子の電圧（ＶＣＴ１）
はトランジスタＱ１のコレクタ電流ＩＣＱ１がＩＣＱ１
＞ＩＷの関係にあるため、
【０００５】 ＶＣＴ１＝ＶＣＣ−ＶＣＥ（ｓａｔ）Ｑ１［Ｖ］
【０００６】となる電圧に固定される。但し、ＶＣＥ
（ｓａｔ）Ｑ１はＰＮＰトランジスタＱ１の飽和電圧で
ある。
（ｓａｔ）Ｑ１はＰＮＰトランジスタＱ１の飽和電圧で
ある。
【０００７】次に、読出モード時には、Ｒ／Ｗ端子Ｂの
電圧はハイレベルになる。従って、アンプの切換わる時
刻Ｔ０においては、信号Ｉ２はロウレベル、信号Ｉ４は
ハイレベルになり、スイッチＳ１，Ｓ３がオフ、スイッ
チＳ２がオンになるため、トランジスタＱ１はオフ、書
込アンプ３はバイアスされずに非動作となる。逆に、信
号Ｉ４がハイレベルになるので、スイッチＳ２がオンに
なる。これにより、定電流源ＩＲでバイアスされた読出
アンプ２は動作状態になる。しかるに、時刻Ｔ０におい
て、トランジスタＱ１は非動作となるため、ＣＴ端子の
電圧はＶＣＴ１から寄生容量７（Ｃ７）と抵抗Ｒ１で決
まる時定数で、次式のように放電を開始する。
電圧はハイレベルになる。従って、アンプの切換わる時
刻Ｔ０においては、信号Ｉ２はロウレベル、信号Ｉ４は
ハイレベルになり、スイッチＳ１，Ｓ３がオフ、スイッ
チＳ２がオンになるため、トランジスタＱ１はオフ、書
込アンプ３はバイアスされずに非動作となる。逆に、信
号Ｉ４がハイレベルになるので、スイッチＳ２がオンに
なる。これにより、定電流源ＩＲでバイアスされた読出
アンプ２は動作状態になる。しかるに、時刻Ｔ０におい
て、トランジスタＱ１は非動作となるため、ＣＴ端子の
電圧はＶＣＴ１から寄生容量７（Ｃ７）と抵抗Ｒ１で決
まる時定数で、次式のように放電を開始する。
【０００８】
【０００９】かかるＣＴ端子の電圧はＣ７，Ｒ１の時定
数で放電されるが、このＣＴ端子の電圧ＶＣＴが基準電
圧源Ｅ（ＶＲＥＦ）からＮＰＮトランジスタＱ２のベー
ス・エミッタ順方向降下電圧（ＶＢＥＱ２）よりも下が
ろうとすると、ＮＰＮトランジスタＱ２がオンするた
め、ＣＴ端子の電圧（ＶＣＴ２）は次式で示される電圧
に固定される。 ＶＣＴ２＝ＶＲＥＦ−ＶＢＥＱ２［Ｖ］
数で放電されるが、このＣＴ端子の電圧ＶＣＴが基準電
圧源Ｅ（ＶＲＥＦ）からＮＰＮトランジスタＱ２のベー
ス・エミッタ順方向降下電圧（ＶＢＥＱ２）よりも下が
ろうとすると、ＮＰＮトランジスタＱ２がオンするた
め、ＣＴ端子の電圧（ＶＣＴ２）は次式で示される電圧
に固定される。 ＶＣＴ２＝ＶＲＥＦ−ＶＢＥＱ２［Ｖ］
【００１１】ここで、ＣＴ端子の電圧がＶＣＴ１からＶ
ＣＴ２になる時間をｔ３とすると、この時間ｔ３は次式
で示される。
ＣＴ２になる時間をｔ３とすると、この時間ｔ３は次式
で示される。
【００１２】
【００１３】しかるに、書込モードから読出モードに切
換わるのは、時刻Ｔ０からであるが、実際に読出アンプ
２が動作を開始するのは、読出アンプ２のバイアス電圧
が正常電圧ＶＣＴ２となってからの時刻、すなわちＴ０
からｔ３後である。
換わるのは、時刻Ｔ０からであるが、実際に読出アンプ
２が動作を開始するのは、読出アンプ２のバイアス電圧
が正常電圧ＶＣＴ２となってからの時刻、すなわちＴ０
からｔ３後である。
【００１４】次に、かかる切換回路の各素子に具体的数
字を導入して説明する。例えば、Ｃ７＝５０ｐＦ，Ｒ１
＝１００ｋΩ，ＶＣＴ１＝４．８Ｖ，ＶＣＴ２＝２．５
Ｖとすると、時間ｔ３は次式から８．２μｓｅｃとな
る。
字を導入して説明する。例えば、Ｃ７＝５０ｐＦ，Ｒ１
＝１００ｋΩ，ＶＣＴ１＝４．８Ｖ，ＶＣＴ２＝２．５
Ｖとすると、時間ｔ３は次式から８．２μｓｅｃとな
る。
【００１５】
【００１６】このように、Ｒ／Ｗ端子Ｂがロウレベルか
らハイレベルに変っても、読出アンプ２が動作を開始す
るのは、ＣＴ端子がＶＣＴ１からＶＣＴ２に下がった時
点からであるため、実際に読出動作を行うまでの時間ｔ
３は、ｔ３＝８．２μｓｅｃの時間がかかる。
らハイレベルに変っても、読出アンプ２が動作を開始す
るのは、ＣＴ端子がＶＣＴ１からＶＣＴ２に下がった時
点からであるため、実際に読出動作を行うまでの時間ｔ
３は、ｔ３＝８．２μｓｅｃの時間がかかる。
【００１７】要するに、従来の切換回路は電圧供給回路
４に寄生容量７があり、この寄生容量７の電荷をＣＴ端
子に供給するため、読出アンプ２がしばらくの間、グリ
ッチＧを発生する。
４に寄生容量７があり、この寄生容量７の電荷をＣＴ端
子に供給するため、読出アンプ２がしばらくの間、グリ
ッチＧを発生する。
【００１８】
【発明が解決しようとする課題】上述した従来の磁気デ
ィスク読出回路と書込回路の切換回路は、寄生容量７お
よび抵抗Ｒ１が大きいと、センタ・タップ端子の電圧が
安定するまでの時間ｔ３も大きくなり、読出動作を開始
するまでの時間が長くなってしまうという欠点がある。
また、読出アンプは切換え時点Ｔ０からバイアスされる
ため、センタ・タップ端子電圧がＶＣＴ１からＶＣＴ２
になるまでの間、読出アンプ出力にグリッチとしての異
常波形を出力してしまうという欠点がある。このため、
磁気ディスク装置において、書込から読出切換時のグリ
ッチにより、読出アンプの次段に接続されるＡＧＣアン
プはグリッチを信号として入力してしまう。従って、装
置の応答が遅く、装置の大容量化をはかれないという欠
点もある。
ィスク読出回路と書込回路の切換回路は、寄生容量７お
よび抵抗Ｒ１が大きいと、センタ・タップ端子の電圧が
安定するまでの時間ｔ３も大きくなり、読出動作を開始
するまでの時間が長くなってしまうという欠点がある。
また、読出アンプは切換え時点Ｔ０からバイアスされる
ため、センタ・タップ端子電圧がＶＣＴ１からＶＣＴ２
になるまでの間、読出アンプ出力にグリッチとしての異
常波形を出力してしまうという欠点がある。このため、
磁気ディスク装置において、書込から読出切換時のグリ
ッチにより、読出アンプの次段に接続されるＡＧＣアン
プはグリッチを信号として入力してしまう。従って、装
置の応答が遅く、装置の大容量化をはかれないという欠
点もある。
【００１９】本発明の目的は、かかる読出アンプの動作
を開始するまでの時間を短縮するとともに、グリッチを
低減させ、装置の大容量化を実現することのできる磁気
ディスク読出回路と書込回路の切換回路を提供すること
にある。
を開始するまでの時間を短縮するとともに、グリッチを
低減させ、装置の大容量化を実現することのできる磁気
ディスク読出回路と書込回路の切換回路を提供すること
にある。
【００２０】
【課題を解決するための手段】本発明の磁気ディスク読
出回路と書込回路の切換回路は、書込信号を入力して磁
気ディスクの磁化反転をさせるための磁気ヘッドに流す
書込電流の電流方向を切換える書込回路と、前記磁気デ
ィスクの信号を前記磁気ヘッドにより読出して増幅する
読出回路と、前記磁気ヘッドのセンタ・タップ・バイア
ス電圧を供給し且つ前記磁気ディスクへの信号書込時お
よび前記磁気ディスクからの信号読出時における前記バ
イアス電圧を切換えるためのセンタ・タップ電圧供給回
路と、前記書込回路および前記読出回路の電流をオン・
オフするスイッチと、前記電圧供給回路に接続され且つ
寄生容量の電荷を放電する放電回路と、前記放電回路の
動作および前記スイッチの切換を時間差を設けて動作さ
せるための遅延回路とを備えて構成される。
出回路と書込回路の切換回路は、書込信号を入力して磁
気ディスクの磁化反転をさせるための磁気ヘッドに流す
書込電流の電流方向を切換える書込回路と、前記磁気デ
ィスクの信号を前記磁気ヘッドにより読出して増幅する
読出回路と、前記磁気ヘッドのセンタ・タップ・バイア
ス電圧を供給し且つ前記磁気ディスクへの信号書込時お
よび前記磁気ディスクからの信号読出時における前記バ
イアス電圧を切換えるためのセンタ・タップ電圧供給回
路と、前記書込回路および前記読出回路の電流をオン・
オフするスイッチと、前記電圧供給回路に接続され且つ
寄生容量の電荷を放電する放電回路と、前記放電回路の
動作および前記スイッチの切換を時間差を設けて動作さ
せるための遅延回路とを備えて構成される。
【００２１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２２】図１は本発明の一実施例を示す磁気ディス
ク読出アンプと書込アンプの切換回路図である。図１に
示すように、本実施例は磁気ヘッド１により読込んだ信
号を出力する読出アンプ２と、書込信号入力端子Ａから
入力された書込信号により磁気ヘッド１に流れる電流方
向を切換える書込アンプ３と、これらのアンプ２，３を
切換えるためのスイッチＳ２，Ｓ３と、磁気ヘッド１の
センタ・タップ端子ＣＴに電圧を供給する電圧供給回路
４と、この電圧供給回路４の寄生容量７の電荷を放電す
る放電回路部５と、読出／書込端子Ｂからの信号により
スイッチＳ２，Ｓ３や電圧供給回路４および放電回路部
５を制御する遅延回路６とを有している。このうち、電
圧供給回路４はＲ／Ｗ端子Ｂの信号によりセンタ・タッ
プ端子ＣＴの電圧を切換えるためのＰＮＰトランジスタ
Ｑ１と、電流源ＩＷ１，スイッチＳ１およびスイッチＳ
１オフ時のバイアス電圧を設定するＮＰＮトランジスタ
Ｑ２と、基準電圧源Ｅと、抵抗Ｒ１，Ｒ２と、ＣＴ端子
の寄生容量７とにより構成される。また、遅延回路６は
読出アンプ２のバイアス用定電流源ＩＲを制御するスイ
ッチＳ２と書込アンプ３の書込電流ＩＷを制御するスイ
ッチＳ３の各々を制御する制御信号Ｉ３，Ｉ２およびＣ
Ｔ端子の寄生容量７の電荷を放電するＮＰＮトランジス
タＱ３を駆動する制御信号Ｉ１を作成するための２つの
遅延時間ｔ１，ｔ２を持つ遅延素子Ｄ１，Ｄ２と、アン
ドゲートＡＮＤ１，ＡＮＤ２およびインバータＩＮＶと
により構成されている。
ク読出アンプと書込アンプの切換回路図である。図１に
示すように、本実施例は磁気ヘッド１により読込んだ信
号を出力する読出アンプ２と、書込信号入力端子Ａから
入力された書込信号により磁気ヘッド１に流れる電流方
向を切換える書込アンプ３と、これらのアンプ２，３を
切換えるためのスイッチＳ２，Ｓ３と、磁気ヘッド１の
センタ・タップ端子ＣＴに電圧を供給する電圧供給回路
４と、この電圧供給回路４の寄生容量７の電荷を放電す
る放電回路部５と、読出／書込端子Ｂからの信号により
スイッチＳ２，Ｓ３や電圧供給回路４および放電回路部
５を制御する遅延回路６とを有している。このうち、電
圧供給回路４はＲ／Ｗ端子Ｂの信号によりセンタ・タッ
プ端子ＣＴの電圧を切換えるためのＰＮＰトランジスタ
Ｑ１と、電流源ＩＷ１，スイッチＳ１およびスイッチＳ
１オフ時のバイアス電圧を設定するＮＰＮトランジスタ
Ｑ２と、基準電圧源Ｅと、抵抗Ｒ１，Ｒ２と、ＣＴ端子
の寄生容量７とにより構成される。また、遅延回路６は
読出アンプ２のバイアス用定電流源ＩＲを制御するスイ
ッチＳ２と書込アンプ３の書込電流ＩＷを制御するスイ
ッチＳ３の各々を制御する制御信号Ｉ３，Ｉ２およびＣ
Ｔ端子の寄生容量７の電荷を放電するＮＰＮトランジス
タＱ３を駆動する制御信号Ｉ１を作成するための２つの
遅延時間ｔ１，ｔ２を持つ遅延素子Ｄ１，Ｄ２と、アン
ドゲートＡＮＤ１，ＡＮＤ２およびインバータＩＮＶと
により構成されている。
【００２３】図２は図１における各種信号の波形図であ
る。図２に示すように、書込モードと読出モードを切換
えるにあたり、書込モード時のＲ／Ｗ端子Ｂはロウレベ
ルであり、スイッチＳ１，Ｓ３を制御する信号Ｉ２はハ
イレベルを出力している。スイッチＳ１，Ｓ３はハイア
クティブのため、トランジスタＱ１は定電流源ＩＷ１に
より動作し、書込アンプ３に書込電流ＩＷを供給する。
この時、信号Ｉ３はロウレベルを出力しており、スイッ
チＳ２はハイアクティブのためにオフとなり、読出アン
プ２はバイアスされず動作していない。さらに寄生容量
７の電荷を放電するためのＮＰＮトランジスタＱ３の制
御信号Ｉ１もロウレベルであるので、ＮＰＮトランジス
タＱ３も遮断状態にある。従って、書込モードにおける
ＣＴ端子の電圧（ＶＣＴ１）は、ＰＮＰトランジスタＱ
１のコレクタ電流ＩＣＱ１がＩＣＱ１＞ＩＷの関係にあ
るため、
る。図２に示すように、書込モードと読出モードを切換
えるにあたり、書込モード時のＲ／Ｗ端子Ｂはロウレベ
ルであり、スイッチＳ１，Ｓ３を制御する信号Ｉ２はハ
イレベルを出力している。スイッチＳ１，Ｓ３はハイア
クティブのため、トランジスタＱ１は定電流源ＩＷ１に
より動作し、書込アンプ３に書込電流ＩＷを供給する。
この時、信号Ｉ３はロウレベルを出力しており、スイッ
チＳ２はハイアクティブのためにオフとなり、読出アン
プ２はバイアスされず動作していない。さらに寄生容量
７の電荷を放電するためのＮＰＮトランジスタＱ３の制
御信号Ｉ１もロウレベルであるので、ＮＰＮトランジス
タＱ３も遮断状態にある。従って、書込モードにおける
ＣＴ端子の電圧（ＶＣＴ１）は、ＰＮＰトランジスタＱ
１のコレクタ電流ＩＣＱ１がＩＣＱ１＞ＩＷの関係にあ
るため、
【００２４】 ＶＣＴ１＝ＶＣＣ−ＶＣＥ（ｓａｔ）Ｑ１［Ｖ］
【００２５】になる電圧に固定される。
【００２６】次に、読出モード時におけるＲ／Ｗ端子Ｂ
の電圧はハイレベルになる。このとき、信号Ｉ１はＲ／
Ｗ端子Ｂの信号がハイレベルになった時刻Ｔ０から遅延
回路６で決まる遅延時間ｔ１だけハイレベルを出力し、
その後はロウレベルに戻る。また、信号Ｉ２はロウレベ
ルとなり、信号Ｉ３は信号Ｉ１がロウレベルに戻った時
刻Ｔ１よりも遅延回路６で決まる遅延時間ｔ２だけ遅れ
てハイレベルを出力する。従って、時刻Ｔ０において
は、信号Ｉ２がロウレベルになることにより、スイッチ
Ｓ１，Ｓ３がオフ、トランジスタＱ１が遮断され、書込
アンプ３は非動作となる。一方、放電用ＮＰＮトランジ
スタＱ３はオン状態となり、寄生容量７の電荷を放電し
てＣＴ端子の電圧を下げようとする。また、ＣＴ端子の
電圧がＶＣＴ１から下がり、基準電圧Ｅ（ＶＣＴ１）か
らＮＰＮトランジスタＱ２のベース・エミッタ順方向降
下電圧（ＶＢＥＱ２）だけ低い電圧になると、ＮＰＮト
ランジスタＱ２がオンするため、ＣＴ端子の電圧（ＶＣ
Ｔ２）は次式で示される電圧に固定される。
の電圧はハイレベルになる。このとき、信号Ｉ１はＲ／
Ｗ端子Ｂの信号がハイレベルになった時刻Ｔ０から遅延
回路６で決まる遅延時間ｔ１だけハイレベルを出力し、
その後はロウレベルに戻る。また、信号Ｉ２はロウレベ
ルとなり、信号Ｉ３は信号Ｉ１がロウレベルに戻った時
刻Ｔ１よりも遅延回路６で決まる遅延時間ｔ２だけ遅れ
てハイレベルを出力する。従って、時刻Ｔ０において
は、信号Ｉ２がロウレベルになることにより、スイッチ
Ｓ１，Ｓ３がオフ、トランジスタＱ１が遮断され、書込
アンプ３は非動作となる。一方、放電用ＮＰＮトランジ
スタＱ３はオン状態となり、寄生容量７の電荷を放電し
てＣＴ端子の電圧を下げようとする。また、ＣＴ端子の
電圧がＶＣＴ１から下がり、基準電圧Ｅ（ＶＣＴ１）か
らＮＰＮトランジスタＱ２のベース・エミッタ順方向降
下電圧（ＶＢＥＱ２）だけ低い電圧になると、ＮＰＮト
ランジスタＱ２がオンするため、ＣＴ端子の電圧（ＶＣ
Ｔ２）は次式で示される電圧に固定される。
【００２７】 ＶＣＴ２＝ＶＲＥＦ−ＶＢＥＱ２［Ｖ］
【００２８】また、ＮＰＮトランジスタＱ３によりＣＴ
端子の電圧がＶＣＴ１からＶＣＴ２まで降下する時間を
ｔ３とすると、この時間ｔ３は次式で表わされる。
端子の電圧がＶＣＴ１からＶＣＴ２まで降下する時間を
ｔ３とすると、この時間ｔ３は次式で表わされる。
【００２９】
【００３０】但し、Ｃ７は寄生容量７の容量値、Ｉ１は
トランジスタＱ３のドライブ電流、ｈＦＥ３はトランジ
スタＱ３の直流電流増幅率である。
トランジスタＱ３のドライブ電流、ｈＦＥ３はトランジ
スタＱ３の直流電流増幅率である。
【００３１】ここで、遅延回路６のトランジスタＱ３を
動作させる信号Ｉ１の動作時間ｔ１は、トランジスタＱ
３によりＣＴ端子の電圧がＶＣＴ１からＶＣＴ２まで下
がる時間ｔ３に対し、ｔ１＞ｔ３の関係が成り立つよう
に設定されている。従って、Ｒ／Ｗ端子Ｂの信号がロウ
レベルからハイレベルに切換わる時刻Ｔ０からｔ３の
後、ＣＴ端子はＶＣＴ１からＶＣＴ２に固定される。さ
らに、信号Ｉ１がロウレベルとなり、トランジスタＱ３
がオフする時刻Ｔ１から遅延回路６で設定される遅延時
間ｔ２の後、読出アンプ２をバイアスする電流ＩＲを制
御するスイッチＳ２は信号Ｉ３がハイレベルになるので
オンとなり、読出アンプ２が動作を開始する。
動作させる信号Ｉ１の動作時間ｔ１は、トランジスタＱ
３によりＣＴ端子の電圧がＶＣＴ１からＶＣＴ２まで下
がる時間ｔ３に対し、ｔ１＞ｔ３の関係が成り立つよう
に設定されている。従って、Ｒ／Ｗ端子Ｂの信号がロウ
レベルからハイレベルに切換わる時刻Ｔ０からｔ３の
後、ＣＴ端子はＶＣＴ１からＶＣＴ２に固定される。さ
らに、信号Ｉ１がロウレベルとなり、トランジスタＱ３
がオフする時刻Ｔ１から遅延回路６で設定される遅延時
間ｔ２の後、読出アンプ２をバイアスする電流ＩＲを制
御するスイッチＳ２は信号Ｉ３がハイレベルになるので
オンとなり、読出アンプ２が動作を開始する。
【００３２】例えば、Ｃ７＝５０ｐＦ，Ｒ１＝１００ｋ
Ω，ＶＣＴ１＝４．８Ｖ，ＶＣＴ２＝２．５Ｖ，Ｉ１＝
１０μＡ，ｈＦＥ３＝１００とすると、上述した次の式
から時間ｔ３は１１５ｎｓｅｃとなる。
Ω，ＶＣＴ１＝４．８Ｖ，ＶＣＴ２＝２．５Ｖ，Ｉ１＝
１０μＡ，ｈＦＥ３＝１００とすると、上述した次の式
から時間ｔ３は１１５ｎｓｅｃとなる。
【００３３】
【００３４】この時間ｔ３は従来の切換回路のｔ３の１
／７０である。従って、本実施例によると、読出動作を
開始するのは、Ｒ／Ｗ端子Ｂがロウレベルからハイレベ
ルに変化した後、（ｔ１＋ｔ２）時間後に信号Ｉ３によ
り読出アンプ２が動作を開始するため、ｔ１＝１５０ｎ
ｓｅｃ，ｔ２＝５０ｎｓｅｃとしても、ｔ１＋ｔ２＝２
００ｎｓｅｃである。すなわち、本実施例は従来例より
はるかに速い時間で書込動作から実際の読出動作に切換
えることが可能になる。
／７０である。従って、本実施例によると、読出動作を
開始するのは、Ｒ／Ｗ端子Ｂがロウレベルからハイレベ
ルに変化した後、（ｔ１＋ｔ２）時間後に信号Ｉ３によ
り読出アンプ２が動作を開始するため、ｔ１＝１５０ｎ
ｓｅｃ，ｔ２＝５０ｎｓｅｃとしても、ｔ１＋ｔ２＝２
００ｎｓｅｃである。すなわち、本実施例は従来例より
はるかに速い時間で書込動作から実際の読出動作に切換
えることが可能になる。
【００３５】また、従来例の回路はＲ／Ｗ端子Ｂの信号
がロウレベルからハイレベルになると同時に、読出アン
プ２を動作させていたので、ＣＴ端子の電圧がＶＣＴ１
から安定な電圧ＶＣＴ２になるまでの時間ｔ３の間、読
出アンプ２はグリッチとして出力に異常波形が出力され
ていたのに対し、本実施例は読出アンプ２の動作タイミ
ングをＣＴ端子の電圧がＶＣＴ２に固定され且つ安定に
なった時間に設定されているので、グリッチをほとんど
無視できる。更に、本実施例は磁気ディスク装置におけ
る書込モードから読出モードへの切換えの際のグリッチ
がないため、読出アンプ２の次段に接続されているＡＧ
Ｃアンプは誤動作せず、装置の応答を速くできるので、
装置の大容量化をはかれる。
がロウレベルからハイレベルになると同時に、読出アン
プ２を動作させていたので、ＣＴ端子の電圧がＶＣＴ１
から安定な電圧ＶＣＴ２になるまでの時間ｔ３の間、読
出アンプ２はグリッチとして出力に異常波形が出力され
ていたのに対し、本実施例は読出アンプ２の動作タイミ
ングをＣＴ端子の電圧がＶＣＴ２に固定され且つ安定に
なった時間に設定されているので、グリッチをほとんど
無視できる。更に、本実施例は磁気ディスク装置におけ
る書込モードから読出モードへの切換えの際のグリッチ
がないため、読出アンプ２の次段に接続されているＡＧ
Ｃアンプは誤動作せず、装置の応答を速くできるので、
装置の大容量化をはかれる。
【００３６】
【発明の効果】以上説明したように、本発明の磁気ディ
スク読出回路と書込回路の切換回路は磁気ヘッドのセン
タ・タップ電圧を供給する電圧供給回路における寄生容
量の電荷を放電する手段と、この放電手段や前記電圧供
給回路および切換スイッチを時間差を設けて駆動する遅
延回路とを有することにより、読出／書込切換信号に基
ずき書込モードから読出モードへ切換わるとき、ＣＴ端
子の電圧がＶＣＴ１から安定な電圧ＶＣＴ２に下がる時
間（ｔ３）を遅延回路からの放電駆動信号Ｉ１により強
制的に放電させることができるので、読出回路（アン
プ）の動作時間を短縮できるという効果がある。
スク読出回路と書込回路の切換回路は磁気ヘッドのセン
タ・タップ電圧を供給する電圧供給回路における寄生容
量の電荷を放電する手段と、この放電手段や前記電圧供
給回路および切換スイッチを時間差を設けて駆動する遅
延回路とを有することにより、読出／書込切換信号に基
ずき書込モードから読出モードへ切換わるとき、ＣＴ端
子の電圧がＶＣＴ１から安定な電圧ＶＣＴ２に下がる時
間（ｔ３）を遅延回路からの放電駆動信号Ｉ１により強
制的に放電させることができるので、読出回路（アン
プ）の動作時間を短縮できるという効果がある。
【００３７】また、本発明はグリッチをほとんど無視で
きるという効果があり、しかも磁気ディスク装置におけ
る書込モードから読出モードへの切換えの際のグリッチ
がないので、読出回路の次段に接続されるＡＧＣアンプ
を誤動作させることもなく、装置の応答が速いので、装
置の大容量化を実現できるという効果がある。
きるという効果があり、しかも磁気ディスク装置におけ
る書込モードから読出モードへの切換えの際のグリッチ
がないので、読出回路の次段に接続されるＡＧＣアンプ
を誤動作させることもなく、装置の応答が速いので、装
置の大容量化を実現できるという効果がある。
【図１】本発明の一実施例を示す磁気ディスク読出アン
プと書込アンプの切換回路図である。
プと書込アンプの切換回路図である。
【図２】図１における各種信号の波形図である。
【図３】従来の一例を示す磁気ディスク読出アンプと書
込アンプの切換回路図である。
込アンプの切換回路図である。
【図４】図３における各種信号の波形図である。
１ 磁気ヘッド ２ 読出アンプ ３ 書込アンプ ４ 電圧供給回路 ５ 放電回路部 ６ 遅延回路 ７ 寄生容量 Ｓ１〜Ｓ３ スイッチ Ｑ１〜Ｑ３ トランジスタ Ｒ１，Ｒ２ 抵抗 Ｅ 基準電圧源 ＡＮＤ１，ＡＮＤ２ アンド・ゲート Ｄ１，Ｄ２ 遅延素子 ＩＮＶ インバータ Ａ 書込信号入力端子 Ｂ 読出／書込端子（Ｒ／Ｗ） ＣＴ センタ・タップ端子
Claims (1)
- 【請求項１】 書込信号を入力して磁気ディスクの磁化
反転をさせるための磁気ヘッドに流す書込電流の電流方
向を切換える書込回路と、前記磁気ディスクの信号を前
記磁気ヘッドにより読出して増幅する読出回路と、前記
磁気ヘッドのセンタ・タップ・バイアス電圧を供給し且
つ前記磁気ディスクへの信号書込時および前記磁気ディ
スクからの信号読出時における前記バイアス電圧を切換
えるためのセンタ・タップ電圧供給回路と、前記書込回
路および前記読出回路の電流をオン・オフするスイッチ
と、前記電圧供給回路に接続され且つ寄生容量の電荷を
放電する放電回路と、前記放電回路の動作および前記ス
イッチの切換を時間差を設けて動作させるための遅延回
路とを備えることを特徴とする磁気ディスク読出回路と
書込回路の切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2403487A JP2583356B2 (ja) | 1990-12-19 | 1990-12-19 | 磁気ディスク読出回路と書込回路の切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2403487A JP2583356B2 (ja) | 1990-12-19 | 1990-12-19 | 磁気ディスク読出回路と書込回路の切換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04219604A JPH04219604A (ja) | 1992-08-10 |
| JP2583356B2 true JP2583356B2 (ja) | 1997-02-19 |
Family
ID=18513223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2403487A Expired - Lifetime JP2583356B2 (ja) | 1990-12-19 | 1990-12-19 | 磁気ディスク読出回路と書込回路の切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2583356B2 (ja) |
-
1990
- 1990-12-19 JP JP2403487A patent/JP2583356B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04219604A (ja) | 1992-08-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961008 |