JP3655976B2

JP3655976B2 - 低電力型高速トランジスタ駆動回路

Info

Publication number: JP3655976B2
Application number: JP28587696A
Authority: JP
Inventors: 公久平賀
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 1996-10-09
Filing date: 1996-10-09
Publication date: 2005-06-02
Anticipated expiration: 2016-10-09
Also published as: JPH10117132A

Description

【０００１】
【発明の属する技術分野】
本発明は、高速スイッチング動作を行う駆動回路に係り、特に、高速動作を確保しつつ消費電力の低減を図った低電力型高速トランジスタ駆動回路に関する。
【０００２】
【従来の技術】
図３には、この種のトランジスタ駆動回路の一例が示されており、以下、同図を参照しつつこのトランジスタ駆動回路について概略的に説明する。
このトランジスタ駆動回路は、いわゆるドライバ段をなす第１のアンプ３０と、出力トランジスタ３１と、スピードアップ回路３２とを主たる構成要素としてなるもので、入力信号は、第１のアンプ３０により増幅され、出力トランジスタ３１のベースに印加されることにより、この出力トランジスタ３１のコレクタ側に接続された負荷抵抗（図示せず）において増幅出力として取り出されるようになっているものである。
【０００３】
このような構成においては、出力トランジスタ３１のコレクタ電位は、負荷抵抗の増大と共に低下して出力トランジスタ３１の飽和を招く傾向にある。
そして、このような出力トランジスタ３１の飽和状態において、仮に、第１のアンプ３０への入力がなくなると、理想的には出力トランジスタ３１が即座に非導通状態となることが望ましいが、現実には、ベースとコレクタとの間に蓄積された電荷により、飽和状態からの復帰に時間を必要とし、そのため、いわゆる駆動速度の低速化を招くこととなる。
【０００４】
このため、この駆動回路においては、このような出力トランジスタ３１における、導通状態から非導通状態への切り替わり時間を速めるためスピードアップ回路３２が設けられている。
すなわち、このスピードアップ回路３２は、第２のアンプ３３と、短絡用トランジスタ３４とを主たる構成要素としてなるもので、第２のアンプ３３は、反転増幅器となっており、第１のアンプ３０への信号入力が零となると、短絡用トランジスタ３４を導通状態とする信号を出力するようになっているものである。
短絡用トランジスタ３４は、そのコレクタが出力トランジスタ３１のベースに、エミッタがアースに、それぞれ接続されおり、出力トランジスタ３１のベースとアース間に設けられた抵抗３５に対して、短絡用トランジスタ３４のコレクタ・エミッタ間が並列接続された状態となっている。
【０００５】
したがって、短絡用トランジスタ３４が導通状態となることによって、出力トランジスタ３１のベースに蓄積された電荷が、この短絡用トランジスタ３４を介してアースに放出されることとなり、出力トランジスタ３１が導通状態から非導通状態へ遷移するに要する速度の向上が図ることができるようになっている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述の従来の駆動回路においては、スピードアップ回路３２によって、出力トランジスタ３１のいわゆるオン・オフ速度の確保、向上はなされるものの、第１のアンプ３０への入力信号が無い場合、換言すれば、入力信号が論理値Ｌｏｗの状態にある間、スピードアップ回路３２の第２のアンプ３３からは、出力トランジスタ３１が完全に非導通状態となった後までも、論理値Ｈｉｇｈに相当する信号が出力され続けるようになっているため、駆動回路全体としての消費電力が増大してしまい、折角の駆動速度の向上という効果も半減してしまうという問題があった。
【０００７】
本発明は、上記実状に鑑みてなされたもので、高速スイッチングが可能で、かつ、低消費電力の低電力型高速トランジスタ駆動回路を提供するものである。
本発明の他の目的は、いわゆるバッテリーでの駆動も可能な低電力型高速トランジスタ駆動回路を提供することにある。
【０００８】
【課題を解決するための手段】
請求項１記載の発明に係る低電力型高速トランジスタ駆動回路は、入力信号に応じて導通、非導通状態とされる出力トランジスタと、該出力トランジスタの導通状態から非導通状態への遷移速度を速めるスピードアップ回路と、該スピードアップ回路の動作を、前記入力信号が論理値Ｈｉｇｈに相当する状態から論理値Ｌｏｗに相当する状態となった際の所定時間に限定する動作制御手段と、を具備し、該動作制御手段は、前記入力信号が論理値Ｈｉｇｈに相当する状態の間のみ、前記入力信号の大きさに応じた電荷蓄積を行い、前記入力信号が論理値Ｌｏｗに相当する状態となったときには、前記電荷を放電可能とする電荷蓄積手段と、前記入力信号が論理値Ｈｉｇｈに相当する状態の場合には、この入力信号によって動作状態となり、前記スピードアップ回路を非動作状態とし、前記入力信号が論理値Ｌｏｗに相当する状態となったときには、前記電荷蓄積手段からの放電電荷によって動作状態となり、前記スピードアップ回路を動作状態とする制御手段と、を具備してなる低電力型高速トランジスタ駆動回路であって、前記制御手段は、２つのトランジスタを用いてなる差動増幅回路を有してなり、当該差動増幅回路は、一方のトランジスタのベース側に入力信号に相当する信号が、他方のトランジスタには所定の基準電圧が印加されるよう構成され、かつ、基準電圧は、入力信号が論理値Ｈｉｇｈに相当する場合、一方のトランジスタのベース電圧より小となるように設定され、前記２つのトランジスタのエミッタ側は、相互に接続されてこれら２つのトランジスタのエミッタ電流を制御する第３のトランジスタのコレクタに接続され、当該第３のトランジスタのエミッタはアースに接続され、前記他方のトランジスタのコレクタ側には、当該他方のトランジスタが導通状態となった場合に導通状態となり、前記スピードアップ回路の入力段へ電源供給が行われるようコレクタとエミッタとが電流源と前記スピードアップ回路の入力段に、それぞれ接続された制御用トランジスタが接続されてなるものであって、前記電荷蓄積手段は、前記差動増幅回路を構成する２つのトランジスタの内、一方のトランジスタのベースとアース間に、直列接続されたダイオードとコンデンサとからなり、前記ダイオードのアノードは、前記一方のトランジスタのベース側に接続され、当該ダイオードのカソードと前記コンデンサの一端とが接続されると共に、このダイオードとコンデンサの接続点は、前記第３のトランジスタのベースに接続されてなるものである。
【０００９】
かかる構成においては、動作制御手段により、スピードアップ回路の動作時間が所定の時間に限定されるため、従来と異なり、出力トランジスタが完全に非導通状態となった後にも、スピードアップ回路が動作状態を続けるようことが回避され、不要な電力消費がなくなることとなり、駆動速度を高めつつ、消費電力の少ない駆動回路が提供されることとなるものである。
【００１０】
また、ダイオードが、そのアノード側が差動増幅回路を構成する第１のトランジスタのベース側となるようにしてコンデンサと直列接続されることにより、第１のトランジスタが導通状態となる間は、ダイオードを介してコンデンサが充電され、入力信号が論理値Ｌｏｗに相当する状態となったことに対応して、ダイオードのアノード側が論理値Ｌｏｗに相当する状態となると、ダイオードが非導通状態となり、コンデンサの電荷は、第３のトランジスタに所定の時定数で供給されることとなるので、この間、差動増幅回路の動作を確保することができ、この差動増幅回路の動作に路が電源供給を受け、スピードアップ回路の本来の動作が先の時定数に対応する所定時間の間なされることとなるものである。
【００１１】
請求項２記載の発明に係る低電力型高速トランジスタ駆動回路は、請求項１記載のスピードアップ回路は、出力トランジスタのベースとアース間を、動作制御手段の出力信号に応じて所定時間短絡状態とするスイッチング素子を用いてなるものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図２を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、図１を参照しつつ第１の例について説明する。
この低電力型高速トランジスタ駆動回路は、いわゆるドライバ段としての第１のアンプ（図１においては「Ａ１」と表記）１と、出力トランジスタ２と、スピードアップ回路３と、動作制御回路４とに大別されてなるものである。
第１のアンプ１は、入力信号を緩衝増幅して出力するもので、その出力端は、第１のダイオード５を介して出力トランジスタ２のベースに接続されている。
また、この第１のアンプ１の出力信号は、後述する動作制御回路４へ印加されるようにもなっている。
【００１３】
出力トランジスタ２は、この低電力型高速トランジスタ駆動回路の最終段であり、上述の第１のアンプ１からの増幅信号がベースに印加されることにより、動作する（導通状態となる）ようになっているもので、ベースとアース間には、バイアス抵抗６が接続され、エミッタはアースに接続されており、コレクタ側に負荷（図示せず）が接続されることによりこの負荷に出力信号が得られるようになっている。なお、この第１の例においては、出力トランジスタ２としてｎｐｎ型トランジスタが用いられている。
【００１４】
スピードアップ回路３は、第２のアンプ（図１においては「Ａ２」と表記）７と短絡用トランジスタ８とを主たる構成要素としてなるもので、第２のアンプ７の入力端には、後述する動作制御回路４を構成する制御用トランジスタ１４のコレクタが接続されている。また、第２のアンプ７の出力端は、短絡用トランジスタ８のベースに接続され、この短絡用トランジスタ８のコレクタは、出力トランジスタ２のベースに、エミッタは、アースに、それぞれ接続された構成となっている。そして、後述するように、動作制御回路４の動作により、第２のアンプ７に入力信号が印加されると、この第２のアンプ７により短絡用トランジスタ８のベース電流が供給され、短絡用トランジスタ８が導通状態となるようになっている。なお、この第１の例において、短絡用トランジスタ８は、ｎｐｎ型トランジスタが用いられている。また、短絡用トランジスタ８は、請求項２記載のスッチング素子を実現するものである。
【００１５】
動作制御回路４は、第１及び第２のトランジスタ９，１０による差動増幅回路を中心になるものである。
すなわち、ｎｐｎ型の第１及び第２のトランジスタ９，１０は、相互にエミッタが接続されて、これら第１及び第２のトランジスタ９，１０のエミッタ電流を制御するｎｐｎ型の第３のトランジスタ１１のコレクタに接続される一方、第１のトランジスタ９のコレクタには、定電流源１２から電源電流が供給されるようになっており、第２のトランジスタ１０のコレクタには、コレクタ抵抗１３を介して定電流源１２から電源電流が供給されるようになっている。
また、第２のトランジスタ１０のコレクタは、ｐｎｐ型の制御用トランジスタ１４のベースに接続されており、この制御用トランジスタ１４のエミッタは、定電流源１２に、コレクタは、第２のアンプ７の入力端に、それぞれ接続されたものとなっている。
【００１６】
一方、第１のトランジスタ９のベースには、第１のアンプ１の出力信号が、第２のトランジスタ１０のベースには、基準電圧Ｖrefが、それぞれ印加されるようになっており、この第１及び第２のトランジスタ９，１０は、第１のトランジスタ９のベースに印加された入力信号と第２のトランジスタ１０のベースに印加された基準電圧に対して差動増幅を行うようになっている。
【００１７】
さらに、第１のトランジスタ９のベースとアースとの間には、第２のダイオード１５及びコンデンサ１６が、第２のダイオード１５のアノードが第１のトランジスタ９のベース側となるようにして直列接続されると共に、第２のダイオード１５とコンデンサ１６との接続点は、第３のトランジスタ１１のベースに接続されている。そして、この第３のトランジスタ１１のベースとアースとの間には、バイアス抵抗１７が接続される一方、エミッタはアースに接続されている。
【００１８】
次に、上記構成における低電力型高速トランジスタ駆動回路の動作について説明する。
まず、第１のアンプ１に論理値Ｈｉｇｈに相当する入力信号が印加されると、増幅された信号が出力トランジスタ２のベースに印加され、出力トランジスタ２は、導通状態となり、そのコレクタ側に接続された負荷（図示せず）に負荷電流が流れて出力信号が取り出されることとなる。
一方、この状態において、動作制御回路４の基準電圧Ｖrefは、第１のアンプ１の出力電圧Ｖ1よりも小（Ｖ1＞Ｖref）となるように予め設定されており、また、第２のダイオード１５を介して第３のトランジスタ１１のベースには、第３のトランジスタ１１を導通状態とする電流が供給されるため、第１のトランジスタ９が動作状態となる一方、第２のトランジスタ１０は、非動作状態となり、制御用トランジスタ１４のベース電位は、略電源電圧Ｖccとなる。そのため、制御用トランジスタ１４は、非動作状態となり、第２のアンプ７の入力段へは電流が供給されない状態となる。そのため、第２のアンプ７の出力側、すなわち、短絡用トランジスタ８のベースは、論理値Ｌｏｗに相当する電位とされ、短絡用トランジスタ８は非動作状態となるので、出力トランジスタ２の導通状態には、何等悪影響を及ぼすことがない。
また、この状態において、動作制御回路４のコンデンサ１６には、第２のダイオード１５を介して電荷が蓄積されることとなる。
【００１９】
一方、第１のアンプ１への入力信号が論理値Ｈｉｇｈに相当する状態から論理値Ｌｏｗに相当する状態となると、出力トランジスタ２のベースも論理値Ｌｏｗに相当する電位となるため、出力トランジスタ２は、導通状態から非導通状態へ遷移することとなる。
この際、第２のダイオード１５のアノード側は、論理値Ｌｏｗに相当する電位であり、カソード側は、先に述べたようにコンデンサ１６に蓄積された電荷によって、所定の正の電位となるため、第２のダイオード１５は、非導通状態となり、第３のトランジスタ１１ベースには、コンデンサ１６の蓄積電荷によるベース電流の供給がなされることとなる。
【００２０】
そして、この場合の第１のトランジスタ９のベース電圧、すなわち、第１のアンプ１の論理値Ｌｏｗに相当する出力電圧Ｖ1は、先の基準電圧Ｖrefに対して、予めＶ1＜Ｖrefの関係となるよう設定されていることから、先の場合とは逆に、第１のトランジスタ９が非動作状態となる一方、第２のトランジスタ１０が動作状態となる。
ここで、第３のトランジスタ１１が、コンデンサ１６の電荷によりベース電流の供給を受けるのは、このコンデンサ１６の容量と、バイアス抵抗１７の抵抗値と、第３のトランジスタ１１の導通状態における等価抵抗値並びに第３のトランジスタ１１のベース電流値とから定まるいわゆる時定数に比例した比較的短い時間だけとなる。
【００２１】
したがって、第２のトランジスタ１０も同一時間の間だけ動作状態となり、この間、制御用トランジスタ１４のベース電位が、低下して制御用トランジスタ１４は動作状態となるため、この制御用トランジスタ１４を介してスピードアップ回路３の第２のアンプ７の入力段に電流が供給されることとなる。
この結果、短絡用トランジスタ８が導通状態となり、この短絡用トランジスタ８を介して出力トランジスタ２のベースがアースに接続され、出力トランジスタ２が導通状態の際にベースに蓄積された過剰キャリアがアースへ放出されることとなるために、出力トランジスタ２は、素早く導通状態から非導通状態へ遷移できることとなる。
【００２２】
そして、第３のトランジスタ１１が先の時定数により定まる時間経過後に非導通状態となると、制御用トランジスタ１４も非導通状態となるため、第２のアンプ７の入力段への電流供給は断たれ、出力トランジスタ２が非導通状態となった後における、第２のアンプ７における必要以上の増幅動作が停止されることにより、第２のアンプ７における電力消費が低減されることとなり、また、短絡用トランジスタ８が非導通状態となって、ここでの電力消費がなくなる。
【００２３】
次に、第２の例について、図２を参照しつつ説明する。
この第２の例は、先に図１に示された第１の例における第１のアンプ１及び第２のアンプ７の部分の具体的構成例を示したもので、他の部分は、基本的には、図１に示された回路例と同一のものである。
以下の説明においては、図１の構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、異なる点を中心に説明することとする。
【００２４】
まず、先の図１における第１のアンプ１に対応する部分は、ｎｐｎ型の第５のトランジスタ２０を中心に構成されている。
すなわち、第５のトランジスタ２０のベースには、並列接続された入力抵抗２１と入力コンデンサ２２とを介して外部から入力信号が印加されるようになっており、さらに、第５のトランジスタ２０のベースとエミッタ間には、抵抗２３が接続されている。
また、第５のトランジスタ２０のコレクタは、定電流源１２に接続される一方、エミッタは、第１のダイオード５のアノード及び第２のダイオード１５のアノード並びに第１のトランジスタ９のベースに接続されて、第５のトランジスタ２０の増幅信号が、これら第１及び第２のダイオード５，１５並びに第１のトランジスタ９にそれぞれ印加されるようになっている。
【００２５】
一方、この第５のトランジスタ２０が第１のトランジスタ９の前段に設けられたことによって、この低電力型高速トランジスタ駆動回路の入力端でみた第１のトランジスタ９のベース電圧Ｖ1が、第５のトランジスタ２０のベース・エミッタ間電圧分だけ高くなるため、このシフト分を相殺するため、第１のトランジスタ９のコレクタ側には、ダイオードとして作用するようにベースとコクレタとが接続されたｐｎｐ型のレベルクランプ用トランジスタ２４のコレクタ及びベースが接続され、このレベルクランプ用トランジスタ２４のエミッタは、定電流源１２に接続されている。また、レベルクランプ用トランジスタ２４のベースは、抵抗２５を介して定電流源１２に接続されるようになっている。
【００２６】
さらに、この第２の例においては、先の図１における第２のアンプ７に対応する回路が省略されている。すなわち、短絡用トランジスタ８のベースには、制御用トランジスタ１４のコレクタが直接接続されると共に、バイアス抵抗２６を介してアースされるようになっている。
【００２７】
次に、上記構成における動作について説明する。
まず、第５のトランジスタ２０へ、入力抵抗２１及び入力コンデンサ２２を介して論理値Ｈｉｇｈに相当する入力信号が印加されると、増幅された信号が出力トランジスタ２のベースに印加され、出力トランジスタ２は、導通状態となり、そのコレクタ側に接続された負荷（図示せず）に負荷電流が流れて出力信号が取り出されることとなる。
一方、この状態において、動作制御回路４の基準電圧Ｖrefは、第１のアンプ１の出力電圧Ｖ1よりも小（Ｖ1＞Ｖref）となるように予め設定されており、また、第２のダイオード１５を介して第３のトランジスタ１１のベースには、第３のトランジスタ１１を導通状態とする電流が供給されるため、第１のトランジスタ９が動作状態となる一方、第２のトランジスタ１０は、非動作状態となり、制御用トランジスタ１４のベース電位は、略電源電圧Ｖccとなる。そのため、制御用トランジスタ１４は、非動作状態となり、短絡用トランジスタ８のベースには、制御用トランジスタ１４を介しての電流供給がなされない状態となる。そのため、短絡用トランジスタ８は非動作状態となるので、出力トランジスタ２の導通状態には、何等悪影響を及ぼすことがない。
また、この状態において、動作制御回路４のコンデンサ１６には、第２のダイオード１５を介して電荷が蓄積されることとなる。
【００２８】
一方、第５のトランジスタ２０のベースへの入力信号が、論理値Ｈｉｇｈに相当する状態から論理値Ｌｏｗに相当する状態となると、出力トランジスタ２のベースも論理値Ｌｏｗに相当する電位となるため、出力トランジスタ２は、導通状態から非導通状態へ遷移することとなる。
この際、第２のダイオード１５のアノード側は、論理値Ｌｏｗに相当する電位であり、カソード側は、先に述べたようにコンデンサ１６に蓄積された電荷によって、所定の正の電位となるため、第２のダイオード１５は、非導通状態となり、第３のトランジスタ１１ベースには、コンデンサ１６の蓄積電荷によるベース電流の供給がなされることとなる。
【００２９】
そして、この場合の第１のトランジスタ９のベース電圧、すなわち、第５のトランジスタ２０からの論理値Ｌｏｗに相当する出力電圧Ｖ1は、先の基準電圧Ｖrefに対して、予めＶ1＜Ｖrefの関係となるよう設定されていることから、先の場合とは逆に、第１のトランジスタ９が非動作状態となる一方、第２のトランジスタ１０が動作状態となる。
ここで、第３のトランジスタ１１が、コンデンサ１６の電荷によりベース電流の供給を受けるのは、このコンデンサ１６の容量と、バイアス抵抗１７の抵抗値と、第３のトランジスタ１１の導通状態における等価抵抗値並びに第３のトランジスタ１１のベース電流値とから定まるいわゆる時定数に比例した比較的短い時間だけとなる。
【００３０】
したがって、第２のトランジスタ１０も同一時間の間だけ動作状態となり、この間、制御用トランジスタ１４のベース電位が低下して制御用トランジスタ１４は動作状態となるため、この制御用トランジスタ１４を介してスピードアップ回路３の短絡用トランジスタ８のベース電流が供給され、短絡用トランジスタ８は導通状態となる。このため、短絡用トランジスタ８を介して出力トランジスタ２のベースがアースに接続され、出力トランジスタ２が導通状態の際にベースに蓄積された過剰キャリアがアースへ放出されることとなるために、出力トランジスタ２は、素早く導通状態から非導通状態へ遷移できることとなる。
【００３１】
そして、第３のトランジスタ１１が先の時定数により定まる時間経過後に非導通状態となると、制御用トランジスタ１４も非導通状態となるため、短絡用トランジスタ８への電流供給は断たれ、短絡用トランジスタ８が非導通状態となり、必要以上の短絡用トランジスタ８における電力消費がなくなることとなる。
【００３２】
なお、上述した発明の実施の形態における回路構成に用いたトランジスタの種類は、あくまでも一例であり、これらに限定される必要はなく、例えば、ｎｐｎ型トランジスタを、ｐｎｐ型に、ｐｎｐ型トランジスタを、ｎｐｎ型に、それぞれ変えても、バイアス等を対応して変えることにより、基本的には、同様な回路構成で同様な動作の低電力型高速トランジスタ駆動回路を実現することができるものである。また、バイポーラトランジスタ以外のトランジスタを用いても、同様な低電力型高速トランジスタ駆動回路を実現することができるものである。
【００３３】
【発明の効果】
以上、述べたように、本発明によれば、入力信号が論理値Ｌｏｗに相当する状態にある場合の消費電力を極力低減し、かつ、出力トランジスタの高速駆動が確保されるように構成することにより、従来と異なり、出力トランジスタが導通状態から非導通状態へ遷移した際の所定時間の間だけ、スピードアップ回路に電流が供給されて動作することとなるため、出力トランジスタが完全に非導通状態となった後までも、スピードアップ回路における従来のような無駄な電力消費がなくなるため、低電力で、しかも、高速駆動が可能な駆動回路を提供することができる。
また、このように低電力であるため、例えば、バッテリー駆動型の装置における駆動回路に適するものである。
【図面の簡単な説明】
【図１】本発明の実施の形態における低電力型高速トランジスタ駆動回路の第１の回路例を示す回路図である。
【図２】本発明の実施の形態における低電力型高速トランジスタ駆動回路の第２の回路例を示す回路図である。
【図３】従来の駆動回路の回路例を示す回路図である。
【符号の説明】
１…第１のアンプ
２…出力トランジスタ
３…スピードアップ回路
４…動作制御回路
８…短絡用トランジスタ
１４…制御用トランジスタ
１５…第２のダイオード
１６…コンデンサ

Claims

入力信号に応じて導通、非導通状態とされる出力トランジスタと、該出力トランジスタの導通状態から非導通状態への遷移速度を速めるスピードアップ回路と、該スピードアップ回路の動作を、前記入力信号が論理値Ｈｉｇｈに相当する状態から論理値Ｌｏｗに相当する状態となった際の所定時間に限定する動作制御手段と、を具備し、
該動作制御手段は、前記入力信号が論理値Ｈｉｇｈに相当する状態の間のみ、前記入力信号の大きさに応じた電荷蓄積を行い、前記入力信号が論理値Ｌｏｗに相当する状態となったときには、前記電荷を放電可能とする電荷蓄積手段と、
前記入力信号が論理値Ｈｉｇｈに相当する状態の場合には、この入力信号によって動作状態となり、前記スピードアップ回路を非動作状態とし、前記入力信号が論理値Ｌｏｗに相当する状態となったときには、前記電荷蓄積手段からの放電電荷によって動作状態となり、前記スピードアップ回路を動作状態とする制御手段と、を具備してなる低電力型高速トランジスタ駆動回路であって、
前記制御手段は、２つのトランジスタを用いてなる差動増幅回路を有してなり、当該差動増幅回路は、一方のトランジスタのベース側に入力信号に相当する信号が、他方のトランジスタには所定の基準電圧が印加されるよう構成され、かつ、基準電圧は、入力信号が論理値Ｈｉｇｈに相当する場合、一方のトランジスタのベース電圧より小となるように設定され、
前記２つのトランジスタのエミッタ側は、相互に接続されてこれら２つのトランジスタのエミッタ電流を制御する第３のトランジスタのコレクタに接続され、当該第３のトランジスタのエミッタはアースに接続され、前記他方のトランジスタのコレクタ側には、当該他方のトランジスタが導通状態となった場合に導通状態となり、前記スピードアップ回路の入力段へ電源供給が行われるようコレクタとエミッタとが電流源と前記スピードアップ回路の入力段に、それぞれ接続された制御用トランジスタが接続されてなるものであって、
前記電荷蓄積手段は、前記差動増幅回路を構成する２つのトランジスタの内、一方のトランジスタのベースとアース間に、直列接続されたダイオードとコンデンサとからなり、前記ダイオードのアノードは、前記一方のトランジスタのベース側に接続され、当該ダイオードのカソードと前記コンデンサの一端とが接続されると共に、このダイオードとコンデンサの接続点は、前記第３のトランジスタのベースに接続されてなることを特徴とする低電力型高速トランジスタ駆動回路。
前記スピードアップ回路は、前記出力トランジスタのベースとアース間を、前記動作制御手段の出力信号に応じて所定時間短絡状態とするスイッチング素子を用いてなることを特徴とする請求項１記載の低電力型高速トランジスタ駆動回路。