JP2583043B2 - 画像データ圧縮装置 - Google Patents

Description

【発明の詳細な説明】 技術分野 この発明は画像データの圧縮に関し，より詳しくは原
画を光電走査して得られた画像データに基づいて，モニ
タ上に表示したり，所望の複製倍率で複製する際に適用
する画像データの圧縮に関する。

背景技術 製版分野において，画像走査記録装置（以下，カラー
スキャナと云う）を用いて，原画を光電走査することに
よって画像データを得，この画像データに所望の処理を
施して色分解版を作成することはよく知られている。か
かるカラースキャナでは，色修正や階調修正を電気信号
で処理する為，修正すべき画像をモニタ上に表示するこ
とにより，修正結果を逐一確認したり，所望のレイアウ
トに配置して確認することが必要となる。所望の画像を
モニタ上に表示する場合，原画の画素数がモニタのそれ
よりも少ないときには問題はないが，原画の画素数がモ
ニタのそれよりも多いときには，原画全体をモニタ上に
表示することができない。その為，原画の画素を適宜間
引きしたり原画の画素を所望の数ごとに平均化して，モ
ニタ上に表示したい画像を圧縮することにより，モニタ
表示に適合させることが行なわれている。しかし，原画
の画素を間引きする場合には，原画の画像データの一部
を捨てることとなる為，画像を正確にモニタに表示する
ことが困難となり，製版作業に不利である。また原画の
画素を所望の数ごとに平均化する方法は，例えば米国特
許第4,533,942号公報に示されている。この公報におい
ては，モニタの１画素に対応する所望数の原画画素を１
ブロックとして取り扱い,1ブロック内の各画素に対して
適宜の評価を付与することにより重み付けされた画像圧
縮を行い，また１ブロック内の各画素に対して均一に平
均化することにより均等な画像圧縮を行う方法が開示さ
れている。

ところで，上述の平均化する方法にあっては、原画画
素のモニタ画素に対する圧縮率が1/n（ｎは整数）で与
えられる場合には，原画画素の所定数ごとに平均化して
モニタの１画素に変換すればよく問題ない。しかし，圧
縮率が1/n（ｎは整数）で与えられない場合−例えば原
画1000画素に対してモニタ350画素の圧縮を行う場合−
には，近似的な整数比，例えば1/3で画像の圧縮を行う
ことが考えられるが，このときモニタ上に表示される画
像は，モニタの表示領域に比べて比較的小さく表示され
ることとなる。このことは製版工程において望ましいこ
とではない。けだし，極めて微細な画像修正がしばしば
要求される製版工程では，モニタの表示領域いっぱい
に，できるだけ大きな画像を表示することが必要となる
からである。

更に，原画の画像をモニタ上に表示する場合の他，所
望の圧縮率の縮小した複製画像を得ようとする場合も上
述の問題が同様に生ずる。

この発明は，上述の事情に鑑みてなされたものであ
り，その目的は第１に原画を光電走査して得られた画像
データを所望の圧縮率で原画に忠実にモニタ表示又は複
製記録することにあり，第２に画像をモニタの表示領域
いっぱいにできるだけ大きく表示することにあり，第３
に画像データを圧縮するための装置構成を簡易化するこ
とにある。

発明の開示 上記の目的は、本発明により達成され得たものであ
り、本発明は、原画画像データを圧縮画像データに圧縮
するものであって、複数の原画画素データによって構成
される原画画像データから、複数の圧縮画素データによ
って構成される圧縮画像データを生成する画像データ圧
縮装置において、クロック信号に同期して、ｙ方向に沿
って原画画像データを順次入力しかつｙ方向に連続する
１ラインの入力が終わるとｘ方向に隣接する次のライン
へ移行して原画画素データを順次入力する入力手段と;x
方向の圧縮率及びｙ方向の圧縮率に応じて各圧縮画素デ
ータと複数の原画画素データとを対応づけるために原画
画素データをブロック分けするブロック分け手段と；前
記ブロック分け手段によりブロック分けされた各ブロッ
クに含まれる複数の原画画像データの平均値を求め、該
平均値を該ブロックに対応する圧縮画素データとして出
力する平均化手段と；を備え、前記ブロック分け手段
は、前記クロック信号に同期して圧縮画像データのｙ方
向の画素数を累積した第１累積値を出力する第１累積手
段と；前記第１累積値と原画画像データのｙ方向の画素
数とを比較し、前記第１累積値が前記ｙ方向の画素数以
上であるときに第１ブロック分け信号を生成する第１比
較手段と；前記第１ブロック分け信号が生成されたとき
に、前記第１累積値から原画画像データのｙ方向の画素
数を減算して新たな累積値とする第１減算手段と;1ライ
ンの処理ごとに発生するライン信号に同期して圧縮画像
データのｘ方向の画素数を累積した第２累積値を出力す
る第２累積手段と；前記第２累積値と原画画像データの
ｘ方向の画素数とを比較し、前記第２累積値が前記ｘ方
向の画素数以上であるときに第２ブロック分け信号を生
成する第２比較手段と；前記第２ブロック分け信号が生
成されたときに、前記第２累積値から原画画像データの
ｘ方向の画素数を減算して新たな累積値とする第２減算
手段と；を備え、前記平均化手段は、前記入力手段から
原画画像データが入力されるごとに該原画画素データの
平均値を求める第１平均化回路と；前記第１ブロック分
け信号が生成されたときに前記第１平均化回路から出力
された平均値をｙ方向平均値として出力する第１出力手
段と；前記ｙ方向平均値が入力されるごとに該ｙ方向平
均値の平均値を求める第２平均化回路と；前記第２ブロ
ック分け信号が生成されたときに前記第２平均化回路か
ら出力された平均値を圧縮画素データとして出力する第
２出力手段と；を備えたことを特徴とする画像データ圧
縮装置に係るものである。

前記第１平均化回路は、好ましくは、前記入力手段の
出力端子に一方の入力端子が接続された減算器と、前記
をクロック信号をカウントし、前記第１比較手段からの
出力によっクリアされるカウンタと；前記減算器の出力
端子に一方の入力端子が接続されるとともに、他方の入
力端子には前記カウンタからカウント値の逆数が入力さ
れる乗算器と；前記乗算器の出力端子に一方の入力端子
が接続された加算器と；前記加算器の出力端子に接続さ
れ、前記クロック信号に同期して、前記加算器の出力を
入力し、前記第１比較手段から出力される第１ブロック
分け信号によってクリアされるとともに、出力端子が前
記加算器及び前記減算器の各他方の入力端子に接続され
たレジスタと；を備え、前記第１出力手段は、前記加算
器の出力端子に接続され、加算器からの出力値を前記第
１比較手段から出力される第１ブロック分け信号に同期
して取り込み、前記ｙ方向平均値として出力するように
構成する。

また、前記第２平均化回路は、好ましくは、前記第１
平均化回路から一方の入力端子に各ブロックのｙ方向平
均値が順次入力される減算器と；第１ブロック分け信号
とライン信号とのアンド出力信号をカウントし、前記第
２の比較手段からの出力によってクリアされる第１のカ
ウンタと；前記減算器の出力端子に一方の入力端子が接
続されるとともに、他方の入力端子には前記カウンタか
らカウント値の逆数が入力される乗算器と；前記乗算器
の出力端子に一方の入力端子が接続された加算器と；前
記加算器の出力端子に一方の入力端子が接続され、他方
の入力端子に“0"信号が入力されるセレクタと；前記第
１ブロック分け信号をカウントする第２のカウンタと；
前記セレクタの出力端子に一方の入力端子が接続される
とともに、他方の入力端子には前記第２のカウンタの出
力端子が接続され、出力端子が前記加算器及び前記減算
器の各他方の入力端子に接続されたメモリと；を備え、
前記第２出力手段は、前記加算器の出力端子に接続さ
れ、加算器からの出力値を前記第２比較手段から主力さ
れる第２ブロック分け信号に同期して取り込み、前記圧
縮画素データとして出力するように構成する。

本発明は上述の特徴を有し、次のような実用上極めて
有利な諸効果を奏するものである。すなわち，原画の画
像データを所望の圧縮率で圧縮が可能となるのみなら
ず，原画の画像に忠実な圧縮画像を得ることができる。
原画の画像をカラーモニタなどの表示器に表示する場合
には，本発明に係る画像データ圧縮装置により，カラー
モニタの表示領域全面にわたって可及的に大きな画像を
表示することができ，画像データに色修正などの微細な
修正を施すことが可能となる。また原画の画像を所望の
縮小倍率で複製記憶する場合にも，所期の縮小倍率どお
りに原画の画像に忠実な縮小複製画像を得ることが可能
となる。更に，上述の画像データの圧縮を簡易なハード
ウェア構成で可能としている。

本発明にその他の新規な特徴及び有利な諸効果は，以
下に述べる実施例に関する詳細な説明及び添付図面から
理解されよう。また添付図面は，本発明を理解するため
の便宜上のものであり，本発明の範囲を限定するもので
はない。

図面の簡単な説明 第１図は本発明を適用した画像処理装置の概要を示す
ブロック図， 第２図は第１図の演算回路（７）の一例を示す回路
図， 第３図は本発明に係る画像データ圧縮回路（８）の一
例を示す回路図， 第４図は原画と圧縮画像の対応関係を示す説明図，及
び第５図ないし第７図は画像データ圧縮回路（８）の各
要素の動作の関係を示すタイミング・チャートであり，
第６図は第５図に対して巨視的に示したものであり，第
７図は第６図に対して更に巨視的に示している。

発明を実施するための最良の形態 第１図は，本発明を適用した画像処理装置の基本的構
成を示すブロック図であり、以下の説明においては，こ
の画像処理装置を用いて，画像の色修正を行う場合につ
いて説明する。

入力スキャナにより原画を光電走査して得られた画像
データは，ディジタル信号として入力ディスク（１）に
収納されている。入力ディスク（１）から順次読み出さ
れたディジタル画像データは，インターフェイス（２）
に付設した本発明に係る画像データ圧縮回路（８）によ
り，所望の圧縮率でデータ圧縮され，この圧縮データ
は，データI/Oレジスタ（３）を介して，アドレス発生
回路（９）からのアドレス指定に従って第１のメモリ
（４）に記憶される。画像データ圧縮回路（８）におけ
るデータ圧縮は，入力ディスク（１）に収納された高密
度の画像データを，モニタ（６）での表示に適合的な比
較的な粗画像データを交換するためのものであり，この
データ圧縮に関しては，後に詳細に述べる。

第１のメモリ（４）に記憶された画像データは，更に
データI/Oレジスタ（３）を介して，表示制御回路
（５）に送られ，カラーモニタ（６）に処理すべき画像
を表示する。オペレータは，カラーモニタ（６）上に表
示された画像を目視しながら，タブレット（17）及びキ
ーボード（18）を操作することにより，複製すべき画像
に対して色修正を加える。すなわち，タブレット（17）
及びキーボード（18）からの指令は,CPU（16）に送ら
れ，このCPU（16）で色修正すべき領域のマスクデータ
を作り，コントロールメモリ（15）に記憶する。このマ
スクデータは，例えば処理すべき画像の閉輪郭内の色修
正を行う場合，所望の輪郭の内側を1bitの「１」とし，
外側を「０」として，コントロールメモリ（15）に記憶
されている。画像の所望部分の色修正は，上記第１のメ
モリ（４）からの画像データとコントロールメモリ（1
5）からのマスクデータとに基づいて，演算回路（７）
で行われる。

第２図は，演算回路（７）の一例を示す回路図であ
り，第１のメモリ（４）から画像データは入力データラ
イン（24）から入力される。色修正を要さない画像部分
の画像データが入力されたときには，演算モードとして
CPU（16）から与えられるコントロールコードにより，
デコーダ（23）を介してバッファ（20）は開とされ，パ
ルスラインを介して画像データは，出力データライン
（25）に出力される。また色修正を要する画像データが
演算回路（７）に入力されたときには，演算モードとし
てCPU（16）から与えられるコントロールコードによ
り，デコーダ（23）を介してバッファ（21）を開とし，
ルックアップテーブル（19）で修正された画像データ
を，出力データライン（25）に出力する。このときルッ
クアップテーブル（19）には，オペレータの指示に応じ
た所望の修正データがCPU（16）から与えられ，演算回
路（７）に入力した画像データに対して所定の修正を行
う。

また，演算回路（７）には，他の各種演算を行うため
の演算モジュール（26）が配設されており，演算モジュ
ール（26）は必要な演算の内容に応じて増設される。演
算モジュール（26）の機能としては，カラーマスキング
補正，下色除去，色相弁別，階調補正などのカラーデー
タに関する処理や，輪郭線強調等のフィルター処理や，
マスク画像を抽出するような抜きマスク処理等があり，
これらの機能を行うためのハードウェア構成としては，
上述のルックアップテーブル，論理ゲート素子による加
減乗除用の演算器，比較器，その他のパイプライン処理
可能なデータ演算機能を有するIC素子などで構成するこ
とができる。

演算回路（７）で色修正を施された画像データは，デ
ータI/Oレジスタ（11）を介して，アドレス発生回路
（９）からのアドレス指定に従って第２のメモリ（10）
に記憶されるとともに，演算回路（７）における修正内
容は，第１のメモリ（４）に記憶された画像データに対
する画像修正の履歴データとして,CPU（16）のメモリに
記憶される。

オペレータは，第１のメモリ（４）に記憶された修正
前の画像データと，第２のメモリ（10）に記憶された修
正後の画像データとを，切換え的にカラーモニタ（６）
上に表示することにより，画像修正の前後の状態を確認
することができる。

また，入力ディスク（１）に収納された他の画像につ
いても画像修正を行う場合には，上述の操作を繰り返し
行う。

上述のようにして行われた画像修正は，第１のメモリ
に記憶された−即ち，データ圧縮回路（８）によってデ
ータ圧縮された−粗な画素からなる画像に対して行なわ
れたものであるから,CPU（16）のメモリに記憶された画
像修正の履歴データに基づいて，入力ディスク（１）に
収納された高密度の画像データを演算処理することによ
り，オペレータがカラーモニタ（６）上で確認したと同
様の修正画像を，実際の画像処複製用の高密度な画像デ
ータとして，出力ディスク（13）に収納する。即ち，カ
ラーモニタ（６）上での画像修正を完了した後，キーボ
ード（18）からの指令により，メモリ（４）（10）（1
5）をクリアし，入力ディスク（１）に収納された高密
度の画像データを，インタフェイス（２）及びデータI/
Oレジスタ（３）を介して，アドレス発生回路（９）か
らのアドレス指定に従って第１のメモリ（４）に記憶す
る。このとき例えばメモリ（４）（10）が1024×1024画
素容量の通常のメモリサイズを有する場合,50μｍのサ
ンプリング画素寸法で10cm×10cmの原画を走査して得ら
れる画素数は2000×2000となる為，入力ディスク（１）
に収納した１つの画素についての画像データを全ての第
１メモリ（４）に記憶するとことができない場合が生ず
るが，この場合には原画の画像データを所定数に分割
し，かかる分割された画像データ毎に第１のメモリ
（４）に記憶させればよい。

第１のメモリ（４）に記憶された画像データは，演算
回路（７）へ読み出され，この演算回路（７）におい
て,CPU（16）のメモリに記憶された画像修正の履歴デー
タに基づいて，画像データに所定の色修正を行う。色修
正された画像データは，アドレス発生回路（９）からの
アドレス指定に従って第２のメモリ（10）に記憶され，
更にデータI/Oレジスタ（11）及びインターフェイス（1
2）を介して，順次出力ディスク（13）に収納される。

上述のように原画の画像データ毎に分割して処理する
場合や，入力ディスク（１）に収納された他の画像につ
いても更に画像修正を行う場合には，上記操作を繰り返
し行う。

このようにして，出力ディスク（13）に修正済みの高
密度な画像データの収納が完了する。この出力ディスク
（13）に収納された修正済み画像データは，図示しない
画像複製記憶装置の入力データとして使用され，所望の
修正が施された複製画像が得られる。

なお，第１図及び第２図に関しては，原画の画像デー
タに対する色修正を行う場合についてのみ説明を加えた
が，第１図及び第２図に示された画像処理装置の機能は
単に色修正のみならず，ページ上に複数の画像を配置す
る集版や画像合成，階調補正，等種々の機能を有してい
るが，これらの処理は本発明の主旨に直接関連しない
為，説明を省略する。（これらの処理に関しては，本出
願人に係る特願昭60−63762号に詳述されている。） 第３図は，本発明に係る画像データ圧縮回路（８）の
具体例を示す回路図である。画像データ圧縮回路（８）
は，前述のように入力ディスク（１）からの高密度な画
像データを所望の圧縮率にデータ圧縮するためのもので
あるが，以下の説明においては説明の便宜上，第４図
（ａ）に示す12×15の画素よりなる原画の画像データか
ら，第４図（ｂ）に示す５×６の画素よりなる圧縮画像
データへ圧縮する場合について説明する。

既述したように画像データの圧縮率が1/n（ｎは整
数）で与えられる場合には，原画画素の所定数ごとに平
均化して，モニタ（６）の１画素に変換することによ
り，容易に圧縮データを得ることができるが，第４図示
のようなｘ方向に5/12,y方向に6/15という圧縮率でデー
タ圧縮を行う場合には，ディジタル・ディファレンジャ
ル・アナリシス（Digital Differential Analysis,以下
単にDDAと言う）を用いて，画像データの平均化を行う
ための前提となる，所定画素数ごとのブロック分けを行
う。

第３図に示すブロック（30）は，第４図（ａ）の原画
（Or）のｙ方向に連続する画素に対してDDAを行うため
の回路であり，第４図（ａ）に示す原画（Or）のｙ方向
のデータ圧縮を行う。オペレータにより，キーボード
（18）を介して,x方向圧縮率:5/12,y方向圧縮率:6/15が
CPU（16）に入力され,CPU（16）からはDDA回路（30）の
加算器（31）に対して，圧縮画像（Co）のｙ方向の画素
数（Yout）−即ち，“6"−，またセレクタ（32）に対し
て原画（Or）のｙ方向の画素数（Yin）−即ち“15"−が
送られる。このセレクタ（32）のもう一方の端子には，
“0"信号が入力されており，セレクタ（32）からは常時
“0"を出力する。CPU（16）から送られた圧縮画像（C
o）のｙ方向の画素数（Yout）は，加算器（31）及び減
算器（33）を介して，レジスタ（34）に送られる。レジ
スタ（34）において，画素数（Yout）はクロック信号
（CY）に同期して取り込まれ，レジスタ（34）からは画
素数（Yout）の累積値（SY）を出力し，加算器（31）の
他端子に正帰還する。またレジスタ（34）からの出力
（SY）は比較器（35）の一端子に入力され，比較器（3
5）の他端子に入力された画素数（Yin）と比較する。SY
＜Yinのときは“0"を出力し，その出力をセレクタ（3
2）に入力する。比較器（35）からの“0"信号がセレク
タ（32）に入力した時には，セレクタ（32）は“0"入力
を選択し，減算器（33）に入力する。このようにクロッ
ク信号（CY）に同期して画素数の取り込みが繰り返し行
われるが，例えば３番目のクロック信号（CY）に同期し
て出力されるレジスタ（34）の出力（SY）は“18"とな
る。この場合，比較器（35）においてはSY≧Yinとなる
ため，“1"を出力し，セレクタ（32）から画素数（Yi
n）−即ち，“15"−を減算器（33）へ出力するとともに
クロック（CX）を発生させ，カウンタ（41）をクリアす
る。更にまた比較器（35）からのクロック信号（CX）は
カウンタ（36）でカウントされ，そのカウント数が比較
器（37）で画素数（Yout）と比較される。この比較器
（37）において，カウント数がYout＋１に達したとき，
ライン信号（Yend）を出力する。またカウンタ（36）は
信号（Yend）により“1"にクリアされる。

上述したDDA回路（30）における動作は，第５図のタ
イミング・チャートに示されている。即ち,DDA回路（3
0）から出力される信号（CX）により，第４図（ａ）に
示す原画（Or）の各ライン（ａ_1.1,a_1.2，…,a_1.14,a
_1.15;a_2.1,a_2.2，…,a_2.14,a_2.15；‥;a_12.1，…,a
_12.15）のｙ方向に何画素ごとに画像データを圧縮する
かというブロック分けを決定している。

入力ディスク（１）からは原画（Or）の画素データ
（ax・ｙ）が，インターフェイス（２）を介して連続的
に画像データ圧縮回路（８）の平均化回路（40）に入力
されるが，画像データ（ax・ｙ）はクロック信号（CY）
に同期してレジスタ（42）に取り込まれ，画像信号（a
i）を出力する。この画像信号（ai）は減算器（43）の
一方の端子に入力され，減算器（43）の出力（Di）は更
に乗算器（44）の一方の端子に入力される。乗算器（4
4）の他方の端子にはROMテーブル（45）を介して，カウ
ンタ（41）からカウント値（ｉ）の逆数が入力されてい
る。乗算器（44）からの出力−即ち,Di/i−は加算器（4
6）の一方の端子に入力され，この加算器（46）からの
出力（Mi）は更にレジスタ（47）の一方の端子に入力さ
れる。このレジスタ（47）において，加算器（46）の出
力（Mi）は，クロック信号（CY）に同期して取り込ま
れ，その出力（M_i-1）は，加算器（46）及び減算器（4
3）の各他端子に入力されている。

平均化回路（40）は上述の回路構成となっているが，
減算器（43）では Di＝ai−M_i-1………………（Ｉ） の演算が行われ，また加算器（46）では の演算が行われている。従って（Ｉ）式を（II）式に代
入すると， となる。またM_i-1は（ｉ−１）番目までの入力データの
平均値であるから， となる。従って（IV）式を（III）式に代入すると， となり，これは加算器（46）の出力がｉ番目までの入力
データの平均値をとっていることを示している。

平均化回路（40）の機能を，第４図（ａ）に示す原画
（Or）の第１ライン（ａ_1.1〜ａ_1.15に即して述べれば
次の通りである。画素データ（ax・ｙ）は，クロック信
号（CY）に同期して画像データ（ａ_1.1）から順次レジ
スタ（42）に取り込まれ，画素データ（ax・ｙ）がレジ
スタ（42）に取り込まれるごとに，それまでに取り込ま
れた画素データの平均値（M_i-1）を更新している。例え
ば，第３番目の画素（ａ_1.3）の入力データが，レジス
タ（42）に取り込まれたときは，減算器（43）により画
素（ａ_1.3）の値（a₃）と画素（ａ_1.1）及び画素（ａ
_1.2）の平均値の差（D₃）とを乗算器（44）の一方の端
子に入力する。他方乗算器（44）の他端子には,ROMテー
ブル（45）からカウンタ（41）でカウントした画素数
（ｉ）−即ち，“3"−の逆数が入力され，乗算器（44）
で掛け算される。そして更に加算器（46）において，乗
算器（44）の出力値と画素（ａ_1.2）までの平均値とが
加算され，その出力値（M₃）はクロック信号（CX）に同
期して，レジスタ（48）に取り込まれる。このレジスタ
（48）に取り込まれる出力値（M₃）は，画素（ａ_1.1〜
ａ_1.3）の平均値である。同様にして，例えば第５番目
の画素（ａ_1.5）の画素データが，レジスタ（42）に取
り込まれたときは，減算器（43）により画素（ａ_1.5）
の値（a₅）と第４番目の画素（第３番目までの画素の平
均値はクロック信号（CX）によりクリアされる）の値と
を乗算器（44）の一方の端子に入力する。他方，乗算器
（44）の他端子には,ROMテーブル（45）からカウンタ
（41）でカウントした画素数（ｉ）−即ち，“2"−の逆
数が入力され，乗算器（44）で掛け算される。そして更
に，加算器（46）において，乗算器（44）の出力値と画
素（ａ_1.4）の値とが加算され，その出力値（M₅）は，
クロック信号（CX）に同期して，画素（ａ_1.4）及び
（ａ_1.5）の平均値として，レジスタ（48）に取り込ま
れる。

上述のように,DDA回路（30）では原画（Or）のｙ方向
に連続する画素に対して，所望の圧縮率に好適な画素数
ごとのブロック分けを決定し，このブロック分けのため
の信号（CX）を出力する。DDA回路（30）で決定された
ブロック分けは，第４図（ａ）の第１ラインについて見
ていると,a_1.1〜ａ_1.3;a_1.4〜ａ_1.5ａ_1.6〜ａ_1.8;a_1.9
〜ａ_1.10;a_1.11〜ａ_1.13;a_1.14〜ａ_1.15の６ブロックで
あり，これは第４図（ｂ）に示す第１ライン（ｃ_1.1〜
ｃ_1.6）の６画素に対応している。そして平均化回路（4
0）においては，原画（Or）の各ブロックごとの画素デ
ータの平均値を決定している。即ち，原画（Or）の画素
（ａ_1.1〜ａ_1.3）の平均値は，レジスタ（48）からの出
力（ｂ_1.1）として，画素（ａ_1.4〜ａ_1.5）の平均値は
出力（ｂ_1.2）として，画素（ａ_1.6〜ａ_1.8）の平均値
は出力（ｂ_1.3）として，画素（ａ_1.9〜ａ_1.10）の平均
値は出力（ｂ_1.4）として，画素（ａ_1.11〜ａ_1.13）の
平均値は出力（ｂ_1.5）として，画素（ａ_1.14〜
ａ_1.15）の平均値は出力（ｂ_1.6）として各々与えられ
る。そしてレジスタ（48）からの出力数が，第４図
（ｂ）に示すｙ方向の画素数−即ち，“6"−に達すると
信号（Yend）を出力する。この信号（Yend）は原画（O
r）の１ラインのデータ圧縮が完了し，次のラインに移
行することを表す。上述の説明は第５図に示すタイミン
グ・チャートより明らかとなろう。

上述のようにしてｙ方向のデータ圧縮はDDA回路（3
0）と平均化回路（40）により行われるが,x方向のデー
タ圧縮はDDA回路（50）と平均化回路（60）により行わ
れる。

DDA回路（50）は,DDA回路（30）と略同一の回路構成
となっており,CPU（16）からの指令により，圧縮画像
（Co）のｘ方向の画素数（Xout）−即ち，“5"−が加算
器（51）の一方の端子に，また原画（Or）のｘ方向の画
素数（Xin）−即ち，“12"−がセレクタ（52）の一端子
に送られる。加算器（51），セレクタ（52），減算器
（53），レジスタ（54）及び比較器（55）の回路構成及
び動作は,DDA回路（30）のそれらと略同一である為，重
複的な説明を省略する。レジスタ（54）に与えられるク
ロック信号は,ANDゲート（57）からクロック信号（CX）
と信号（Yend）とのアンド出力として与えられており，
このアンド出力に同期してレジスタ（54）は出力（SX）
を出力する。また比較器（55）において,SX≧Xinのとき
“1"を出力して，セレクタ（52）の出力をXin即ち，“1
2"とする。また同時に比較器（55）の出力はアンドゲー
ト（56）に入力されて，信号（CX）とのアンドを出力す
る。更に比較器（55）の出力は，平均化回路（60）のカ
ウンタ（61）に入力し，カウントをクリアする。

DDA回路（50）から出力されるクロック信号（CXY）に
より，第４図（ａ）に示す原画（Or）のｘ方向のブロッ
ク分けを３ライン:2ライン:3ライン:2ライン:2ラインと
することが決定される。

ところで，前述したように，レジスタ（48）には，ク
ロック信号（CX）に同期して,DDA回路（30）で決定され
たｙ方向のブロック−即ち,a_1.1〜ａ_1.3;a_1.4〜ａ_1.5;a
_1.6〜ａ_1.8;a_1.9〜ａ_1.10;a_1.11〜ａ_1.13;a_1.14〜ａ
_1.15;a_2.1〜ａ_2.3;a_2.4〜ａ_2.5…−ごとの平均値が取り
込まれる。レジスタ（48）からの出力（bx・ｙ）は，減
算器（63）の一方の端子に入力され，減算器（63）から
の出力は更に乗算器（64）の一方の端子に入力される。
乗算器（64）の他方の端子には,ROMテーブル（65）を介
して，カウンタ（61）からのカウント値（ｊ）の逆数が
入力されている。乗算器（64）からの出力は，加算器
（66）の一方の端子に入力され，この加算器（66）から
の出力は，レジスタ（67）とセレクタ（68）の一方の端
子とに各々入力されている。このセレクタ（68）におい
ては，比較器（55）からの入力信号が“0"のときは加算
器（66）からの入力が選択されているが，比較器（55）
からの入力信号が“1"のときは“0"を選択する。メモリ
（69）には，カウンタ（70）からのカウント値をメモリ
アドレスとし，セレクタ（68）からの出力を書き込みの
ためのデータとして書き込まれる。メモリ（69）からの
出力は，加算器（66）の他方の端子及び減算器（63）の
他方の端子に各々入力されている。

平均化回路（60）の機能を，第４図（ａ）に基づいて
述べれば，次の通りである。レジスタ（48）は，原画
（Or）の第１ラインの各ブロック（ａ_1.1〜ａ_1.3;a_1.4
〜ａ_1.5;a_1.6〜ａ_1.8;a_1.9〜ａ_1.10;a_1.11〜ａ_1.13;a
_1.14〜ａ_1.15）ごとに画素データの平均値が，クロック
信号（CX）に同期して順次取り込まれ，レジスタ（48）
からは出力（ｂ_1.1,b_1.2,b_1.3,b_1.4,b_1.5,b_1.6）が出力
される。原画（Or）の第１ラインを処理するときには，
カウンタ（61）のカウント値は“1"であり，メモリ（6
9）の出力は“0"であるから第１ラインのレジスタ（4
8）の出力（ｂ_1.1,b_1.2,b_1.3,b_1.4,b_1.5,b_1.6）は，カ
ウンタ（70）から与えられるメモリアドレスに従って，
そのままメモリ（69）に書き込まれる。次に原画（Or）
の第２ラインの各ブロック（ａ_2.1〜ａ_2.3;a_2.4〜
ａ_2.5;a_2.6〜ａ_2.8;a_2.9〜ａ_2.10;a_2.11〜ａ_2.13;a_2.14
〜ａ_2.15）ごとに画素データの平均値が，クロック信号
（CX）に同期して順次レジスタ（48）に取り込まれ，レ
ジスタ（48）からは出力（ｂ_2.1,b_2.2,b_2.3,b_2.4,b_2.5,
b_2.6）が出力され，減算器（63）でメモリ（69）からの
出力（Ｎ_1.1,N_2.1,N_3.1,N_4.1,N_5.1,N_6.1）と順次減算が
行なわれ，順次乗算器（64）に入力される。原画（Or）
の第２ラインを処理するときには，カウンタ（62）のカ
ウント値は“2"であるから,ROMテーブル（65）を介し
て，乗算器（64）には1/2が入力されており,1/2の乗算
を行う。更に加算器（66）ではこの乗算結果にメモリ
（69）からの出力（Ｎ_1.1,N_2.1,N_3.1,N_4.1,N_5.1,N_6.1）
を順次加算する。この加算結果はセレクタ（68）を介し
て，カウンタ（70）のアドレス指定に従って，順次メモ
リ（69）にストアされ，メモリ（69）の記憶内容を書き
換える。このときメモリ（69）にストアされるデータ
は，原画（Or）に示す画素（ａ_1.1〜ａ_1.3;a_2.1〜
ａ_2.3;a_1.4〜ａ_1.5;a_2.4〜ａ_2.5;a_1.6〜ａ_1.8;a_2.6〜ａ
_2.8;a_1.9〜ａ_1.10;a_2.9〜ａ_2.10;a_1.11〜ａ_1.13;a_2.11
〜ａ_2.13;a_1.14〜ａ_1.15,a_2.14〜ａ_2.15）の各平均値で
ある。次に原画の第３ラインの各ブロック（ａ_3.1〜ａ
_3.3;a_3.4〜ａ_3.5;a_3.6〜ａ_3.8;a_3.9〜ａ_3.10;a_3.11〜ａ
_3.13;a_3.14〜ａ_3.15）ごとに画素データの平均値が，ク
ロック信号（CX）に同期して順次レジスタ（48）に取り
込まれ，レジスタ（48）からは出力（ｂ_3.1,b_3.2,b_3.3,
b_3.4,b_3.5,b_3.6）が出力される。減算器（63）において
上記レジスタ出力とメモリ（69）からの出力（Ｎ_1.2,N
_2.2,N_3.2,N_4.2Ｎ_5.2,N_6.2）との減算が行なわれ，順次
乗算器（64）に入力される。原画（Or）の第３ラインを
処理するときには，カウンタ（61）のカウント値は“3"
であるから,ROMテーブル（65）を介して，乗算器（64）
には1/3が入力されており,1/3の乗算を行う。更に加算
器（66）ではこの乗算結果にメモリ（69）からの出力
（Ｎ_1.2,N_2.2,N_3.2,N_4.2Ｎ_5.2,N_6.2）を順次加算する。
このとき,DDA回路（30）のアンドゲート（56）からはク
ロック信号（CXY）が出力されているため，加算器（6
6）の出力はクロック信号（CXY）に同期してレジスタ
（67）に取り込まれる。また同時にセレクタ（68）に
は,DDA回路（50）の比較器（55）から出力信号“1"が与
えられるため，セレクタ（68）は“0"を選択し，メモリ
（69）にはカウンタ（70）からのアドレスの指定に従っ
て順次“0"が書き込まれる。そして残りの各ラインの画
像データについて，上述の動作を繰り返し行う。DDA回
路（50）及び平均化回路（60）の各要素の動作は，第６
図に示すタイミング・チャートから明らかとなろう。な
お第６図のタイミング・チャートは，図示の都合上，第
５図のタイミング・チャートよりも巨視的に示してい
る。

上述のようにして，レジスタ（67）には第４図（ａ）
に示す破線のブロックごとの平均値が，クロック信号
（CXY）に同期して取り込まれ，レジスタ（67）からは
出力（ｃ_1.1,c_1.2，…,c_1.6,c_2.1,c_2.2，…ｃ_2.6；…;c
_5.1,c_5.2，…,c_5.6）が得られる。かかるレジスタ出力
（cx・ｙ）は第４図（ｂ）に示す圧縮画像の各画像デー
タとなる。第７図にレジスタ出力（cx・ｙ）の得られる
タイミング・チャートを示す。なお第７図のタイミング
・チャートは，図示の都合上，第６図のタイミング・チ
ャートよりも更に巨視的に示してある。

なお，以上の説明においては，原画（Or）の高密度な
画像データ（ax・ｙ）を，モニタ（６）上での表示にて
適合する粗な画像データ（cx・ｙ）に圧縮する場合につ
いて説明をしたものであるが，上述の説明は敢くまでも
本願発明を理解するためのものと解釈されるべきであ
り，本発明は上述の実施例に何ら限定されるものではな
い。例えば原画を所望の縮小倍率で複製記録する際にも
本発明を適用できるものである。

産業上の利用可能性 上述の説明から明らかなように，原画の画像をモニタ
上に表示したり，所望の縮小倍率で複製記録を行う際
に，本発明に係る画像データ圧縮装置が適用される。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】原画画像データを圧縮画像データに圧縮す
   るものであって、複数の原画画素データ（ax・ｙ）によ
   って構成される原画画像データから、複数の圧縮画素デ
   ータ（cx・ｙ）によって構成される圧縮画像データを生
   成する画像データ圧縮装置において、 クロック信号（CY）に同期して、ｙ方向に沿って原画画
   像データ（ax・ｙ）を順次入力しかつｙ方向に連続する
   １ラインの入力が終わるとｘ方向に隣接する次のライン
   へ移行して原画画素データを順次入力する入力手段と、 ｘ方向の圧縮率（Xout/Xin）及びｙ方向の圧縮率（Yout
   /Yin）に応じて各圧縮画素データと複数の原画画素デー
   タとを対応づけるために原画画素データをブロック分け
   するブロック分け手段と、 前記ブロック分け手段によりブロック分けされた各ブロ
   ックに含まれる複数の原画画像データの平均値を求め、
   該平均値を該ブロックに対応する圧縮画素データ（cx・
   ｙ）として出力する平均化手段と、 を備え、 前記ブロック分け手段は、 前記クロック信号（CY）に同期して圧縮画像データのｙ
   方向の画素数（Yout）を累積した第１累積値（SY）を出
   力する第１累積手段と、 前記第１累積値（SY）と原画画像データのｙ方向の画素
   数（Yin）とを比較し、前記第１累積値（SY）が前記ｙ
   方向の画素数（Yin）以上であるときに第１ブロック分
   け信号（CX）を生成する第１比較手段と、 前記第１ブロック分け信号（CX）が生成されたときに、
   前記第１累積値（SY）から原画画像データのｙ方向の画
   素数（Yin）を減算して新たな累積値とする第１減算手
   段と、 １ラインの処理ごとに発生するライン信号（Yend）に同
   期して圧縮画像データのｘ方向の画素数（Xout）を累積
   した第２累積値（SX）を出力する第２累積手段と、 前記第２累積値（SX）と原画画像データのｘ方向の画素
   数（Xin）とを比較し、前記第２累積値（SX）が前記ｘ
   方向の画素数（Xin）以上であるときに第２ブロック分
   け信号（CXY）を生成する第２比較手段と、 前記第２ブロック分け信号（CXY）が生成されたとき
   に、前記第２累積値（SX）から原画画像データのｘ方向
   の画素数（Xin）を減算して新たな累積値とする第２減
   算手段と、 を備え、 前記平均化手段は、 前記入力手段から原画画像データ（ax・ｙ）が入力され
   るごとに該原画画素データ（ax・ｙ）の平均値を求める
   第１平均化回路と、 前記第１ブロック分け信号（CX）が生成されたときに前
   記第１平均化回路から出力された平均値をｙ方向平均値
   （bx・ｙ）として出力する第１出力手段と、 前記ｙ方向平均値（bx・ｙ）が入力されるごとに該ｙ方
   向平均値（bx・ｙ）の平均値を求める第２平均化回路
   と、 前記第２ブロック分け信号（CXY）が生成されたときに
   前記第２平均化回路から出力された平均値を圧縮画素デ
   ータ（cx・ｙ）として出力する第２出力手段と、 を備えたことを特徴とする画像データ圧縮装置。
2. 【請求項２】前記第１平均化回路は、 前記入力手段の出力端子に一方の入力端子が接続された
   減算器（43）と、 前記をクロック信号（CY）をカウントし、前記第１比較
   手段からの出力によっクリアされるカウンタ（41）と、 前記減算器（43）の出力端子に一方の入力端子が接続さ
   れるとともに、他方の入力端子には前記カウンタ（41）
   からカウント値（ｉ）の逆数が入力される乗算器（44）
   と、 前記乗算器（44）の出力端子に一方の入力端子が接続さ
   れた加算器（46）と、 前記加算器（46）の出力端子に接続され、前記クロック
   信号（CY）に同期して、前記加算器（46）の出力を入力
   し、前記第１比較手段から出力される第１ブロック分け
   信号（CX）によってクリアされるとともに、出力端子が
   前記加算器（46）及び前記減算器（43）の各他方の入力
   端子に接続されたレジスタ（47）と、 を備え、 前記第１出力手段は、 前記加算器（46）の出力端子に接続され、加算器（46）
   からの出力値を前記第１比較手段から出力される第１ブ
   ロック分け信号（CX）に同期して取り込み、前記ｙ方向
   平均値（bx,y）として出力する請求の範囲第１項記載の
   画像データ圧縮装置。
3. 【請求項３】前記第２平均回路は、 前記第１平均化回路から一方の入力端子に各ブロックの
   ｙ方向平均値（bx・ｙ）が順次入力される減算器（63）
   と、 第１ブロック分け信号（CX）とライン信号（Yend）とア
   ンド出力信号をカウントし、前記第２比較手段からの出
   力によってクリアされる第１のカウンタ（61）と、 前記減算器（63）の出力端子に一方の入力端子が接続さ
   れるとともに、他方の入力端子には前記カウンタ（61）
   からカウント値（ｊ）の逆数が入力される乗算器（64）
   と、 前記乗算器（64）の出力端子に一方の入力端子が接続さ
   れた加算器（66）と、 前記加算器（66）の出力端子に一方の入力端子が接続さ
   れ、他方の入力端子に“0"信号が入力されるセレクタ
   （68）と、 前記第１ブロック分け信号（CX）をカウントする第２の
   カウンタ（70）と、 前記セレクタ（68）の出力端子に一方の入力端子が接続
   されるともに、他方の入力端子には前記第２のカウンタ
   （70）の出力端子が接続され、出力端子が前記加算器
   （66）及び前記減算器（63）の各他方の入力端子に接続
   されたメモリ（69）と、 を備え、 前記第２出力手段は、 前記加算器（66）の出力端子に接続され、加算器（66）
   からの出力値を前記第２比較手段から主力される第２ブ
   ロック分け信号（CXY）に同期して取り込み、前記圧縮
   画素データ（cx・ｙ）として出力する請求の範囲第１項
   記載の画像データ圧縮装置。