JP3455263B2 - 画像処理装置 - Google Patents
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Image Processing (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression Of Band Width Or Redundancy In Fax (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、デジタルＶＴＲ，デジ
タルカメラ等に適用され、デジタル画像データに対して
圧縮伸長処理を行う画像処理装置に関する。
タルカメラ等に適用され、デジタル画像データに対して
圧縮伸長処理を行う画像処理装置に関する。
【０００２】
【従来の技術】従来、デジタル画像データをリアルタイ
ムで処理するためには、多く(８ライン以上)のラインメ
モリが必要であった。
ムで処理するためには、多く(８ライン以上)のラインメ
モリが必要であった。
【０００３】特開平４−209073号公報に示された画像処
理方式によれば、処理された１つのブロックの４隅の隣
接するブロックとの画像データの差分から判断して、そ
の差分データの線形補間でブロック歪みを除去し、画質
劣化を防いでいる。
理方式によれば、処理された１つのブロックの４隅の隣
接するブロックとの画像データの差分から判断して、そ
の差分データの線形補間でブロック歪みを除去し、画質
劣化を防いでいる。
【０００４】
【発明が解決しようとする課題】しかし、従来の前記方
式の場合、ブロック間の差分をとるのに上下左右のブロ
ックからの画像データの差分をとる必要があり、このた
め多くのラインメモリまたはフレームメモリが必要とな
った。このためハードウェアの構成が大きくなるという
問題があった。
式の場合、ブロック間の差分をとるのに上下左右のブロ
ックからの画像データの差分をとる必要があり、このた
め多くのラインメモリまたはフレームメモリが必要とな
った。このためハードウェアの構成が大きくなるという
問題があった。
【０００５】本発明の目的は、画像圧縮された画像デー
タを、それが静止画像であっても、動画像であってもブ
ロック歪みの除去をリアルタイムで処理でき、さらにリ
アルタイム処理であってしかもハードウェアの構成を簡
略化した後の画質改善の効果が落ちないようにし、集積
回路化にメリットがある画像処理装置を提供することに
ある。
タを、それが静止画像であっても、動画像であってもブ
ロック歪みの除去をリアルタイムで処理でき、さらにリ
アルタイム処理であってしかもハードウェアの構成を簡
略化した後の画質改善の効果が落ちないようにし、集積
回路化にメリットがある画像処理装置を提供することに
ある。
【０００６】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、デジタル信号処理を用いて画像データの
圧縮伸長を行う画像処理装置において、ｍ×ｍ(ｍは正
の整数)の画像データを１つのブロックとして変換処理
を行う画像逆変換回路と、この画像逆変換回路の出力で
あるブロックデータのうちのブロックの周辺部の所定の
画素データのみを記憶するデータレジスタと、このデー
タレジスタの読み書きを制御するレジスタ制御回路と、
前記画像逆変換回路の出力とデータレジスタの出力とを
減算する減算器と、この減算器の出力と演算処理回路か
らのノイズ除去のレベルを調整するためのデータを保持
するレジスタとのデータの大小を比較する比較器と、前
記減算器の出力をブロック内のアドレスにより所定の係
数を乗算する係数乗算器と、この係数乗算器の出力を前
記比較器の出力により切り換える切換回路と、前記係数
乗算器の出力と前記画像逆変換回路の出力とを加算する
加算器と、この加算器の出力であるブロックデータから
ラスターデータに変換するブロックラスター変換回路と
を備え、画像圧縮伸長により発生するブロックノイズを
除去することを特徴とする。
め、本発明は、デジタル信号処理を用いて画像データの
圧縮伸長を行う画像処理装置において、ｍ×ｍ(ｍは正
の整数)の画像データを１つのブロックとして変換処理
を行う画像逆変換回路と、この画像逆変換回路の出力で
あるブロックデータのうちのブロックの周辺部の所定の
画素データのみを記憶するデータレジスタと、このデー
タレジスタの読み書きを制御するレジスタ制御回路と、
前記画像逆変換回路の出力とデータレジスタの出力とを
減算する減算器と、この減算器の出力と演算処理回路か
らのノイズ除去のレベルを調整するためのデータを保持
するレジスタとのデータの大小を比較する比較器と、前
記減算器の出力をブロック内のアドレスにより所定の係
数を乗算する係数乗算器と、この係数乗算器の出力を前
記比較器の出力により切り換える切換回路と、前記係数
乗算器の出力と前記画像逆変換回路の出力とを加算する
加算器と、この加算器の出力であるブロックデータから
ラスターデータに変換するブロックラスター変換回路と
を備え、画像圧縮伸長により発生するブロックノイズを
除去することを特徴とする。
【０００７】また前記データレジスタの代わりにライン
メモリとラインメモリ制御回路を備えたことを特徴とす
る。
メモリとラインメモリ制御回路を備えたことを特徴とす
る。
【０００８】また前記データレジスタの代わりに前記画
像逆変換回路内のブロックメモリとブロックメモリ制御
回路を備えたことを特徴とする。
像逆変換回路内のブロックメモリとブロックメモリ制御
回路を備えたことを特徴とする。
【０００９】また前記乗算器の係数を、前記画像逆変換
回路の伸長パラメータから前記演算処理回路により演算
されたデータを係数レジスタに入力してこの係数レジス
タの出力により係数乗算器の演算を行い演算係数を変更
することを特徴とする。
回路の伸長パラメータから前記演算処理回路により演算
されたデータを係数レジスタに入力してこの係数レジス
タの出力により係数乗算器の演算を行い演算係数を変更
することを特徴とする。
【００１０】また前記ブロックラスター変換回路の出力
の後に、ｍ画素ごとに動作をする水平方向ローパスフィ
ルタを配置したことを特徴とする。
の後に、ｍ画素ごとに動作をする水平方向ローパスフィ
ルタを配置したことを特徴とする。
【００１１】また前記水平方向ローパスフィルタの後に
さらにｍラインごとに動作をする垂直方向ローパスフィ
ルタを配置したことを特徴とする。
さらにｍラインごとに動作をする垂直方向ローパスフィ
ルタを配置したことを特徴とする。
【００１２】
【作用】前記構成の画像処理装置では、ノイズ除去のた
めの画像データの保持を自分のブロックの時間的に前の
ブロックの画像データを使って除去することで、ノイズ
除去処理がリアルタイム(実時間)で処理される。しかも
データレジスタに必要個数だけデータを保持しておくの
で、大きなメモリ容量が必要なく、ハードウェアが小さ
い構成で達成される。
めの画像データの保持を自分のブロックの時間的に前の
ブロックの画像データを使って除去することで、ノイズ
除去処理がリアルタイム(実時間)で処理される。しかも
データレジスタに必要個数だけデータを保持しておくの
で、大きなメモリ容量が必要なく、ハードウェアが小さ
い構成で達成される。
【００１３】またブロックノイズ除去用に必要なデータ
レジスタをカメラ信号処理に必要である１Ｈラインメモ
リを使って共用することで、特にデータレジスタが必要
とならず、ハードウェアの構成が簡単になる。
レジスタをカメラ信号処理に必要である１Ｈラインメモ
リを使って共用することで、特にデータレジスタが必要
とならず、ハードウェアの構成が簡単になる。
【００１４】また逆変換回路内のブロックメモリをデー
タレジスタと共用することで、ハードウェアの構成が簡
単になる。
タレジスタと共用することで、ハードウェアの構成が簡
単になる。
【００１５】また線形補間の係数を、適応的に画像圧縮
のパラメータにより変えることができるので、ハードウ
ェアへの負担をかけずに、ノイズ除去の効果が上がる。
のパラメータにより変えることができるので、ハードウ
ェアへの負担をかけずに、ノイズ除去の効果が上がる。
【００１６】またブロックノイズ除去後にさらにローパ
スフィルタ(ＬＰＦ)をかけているのでノイズ除去の効果
が大きく、特に色差信号の場合のブロックノイズの影響
で色差信号の出力を色変調してコンポジットビデオ信号
として出力した場合に、画質に悪影響を与えるドット妨
害の発生が抑えられる。
スフィルタ(ＬＰＦ)をかけているのでノイズ除去の効果
が大きく、特に色差信号の場合のブロックノイズの影響
で色差信号の出力を色変調してコンポジットビデオ信号
として出力した場合に、画質に悪影響を与えるドット妨
害の発生が抑えられる。
【００１７】またブロックノイズ除去後にさらに水平，
垂直方向にＬＰＦをかけているので、ノイズ除去の効果
が大きく、特に色差信号の場合のブロックノイズの影響
で色差信号の出力を色変調して再生コンポジットビデオ
信号として出力した場合に、画質に悪影響を与えるドッ
ト妨害の発生が抑えられ、しかも垂直方向のＬＰＦ用の
ラインメモリとしてカメラ信号処理用のラインメモリを
共用することで、ハードウェアの負担が少なくなる。
垂直方向にＬＰＦをかけているので、ノイズ除去の効果
が大きく、特に色差信号の場合のブロックノイズの影響
で色差信号の出力を色変調して再生コンポジットビデオ
信号として出力した場合に、画質に悪影響を与えるドッ
ト妨害の発生が抑えられ、しかも垂直方向のＬＰＦ用の
ラインメモリとしてカメラ信号処理用のラインメモリを
共用することで、ハードウェアの負担が少なくなる。
【００１８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００１９】図１は本発明の第１実施例の構成を示すブ
ロック図であり、１はハフマン復号化回路、２はｍ×ｍ
(ｍは正の整数)の画像データを１つのブロックとして変
換処理を行う画像逆変換回路(逆ＤＣＴ変換器)、３は逆
ＤＣＴ変換器２の出力であるブロックデータのうちのブ
ロックの周辺部の所定の画素データのみを記憶するデー
タレジスタ、４はデータレジスタ３の読み書きを制御す
るレジスタ制御回路、５は逆ＤＣＴ変換器２の出力とデ
ータレジスタ３の出力とを減算する減算器、９は減算器
５の出力と演算処理回路(ＣＰＵ)７からのノイズ除去の
レベルを調整するためのデータを保持するレジスタ８と
のデータの大小を比較する比較器、６は減算器５の出力
をブロック内のアドレスにより所定の係数を乗算する係
数乗算器、10は係数乗算器６の出力を前記比較器９の出
力により切り換える切換回路、11は前記係数乗算器６の
出力と前記逆ＤＣＴ変換器２の出力とを加算する加算
器、12は加算器11の出力であるブロックデータからラス
ターデータに変換するブロックラスター変換回路であ
る。
ロック図であり、１はハフマン復号化回路、２はｍ×ｍ
(ｍは正の整数)の画像データを１つのブロックとして変
換処理を行う画像逆変換回路(逆ＤＣＴ変換器)、３は逆
ＤＣＴ変換器２の出力であるブロックデータのうちのブ
ロックの周辺部の所定の画素データのみを記憶するデー
タレジスタ、４はデータレジスタ３の読み書きを制御す
るレジスタ制御回路、５は逆ＤＣＴ変換器２の出力とデ
ータレジスタ３の出力とを減算する減算器、９は減算器
５の出力と演算処理回路(ＣＰＵ)７からのノイズ除去の
レベルを調整するためのデータを保持するレジスタ８と
のデータの大小を比較する比較器、６は減算器５の出力
をブロック内のアドレスにより所定の係数を乗算する係
数乗算器、10は係数乗算器６の出力を前記比較器９の出
力により切り換える切換回路、11は前記係数乗算器６の
出力と前記逆ＤＣＴ変換器２の出力とを加算する加算
器、12は加算器11の出力であるブロックデータからラス
ターデータに変換するブロックラスター変換回路であ
る。
【００２０】図１において、圧縮された画像データは、
この場合、ハフマン復号化回路１で処理され、次の８×
８の画像データを１つのブロックとして処理を行う逆Ｄ
ＣＴ変換器２の出力データは、ブロックの所定のデータ
だけを記憶するデータレジスタ３に、データレジスタ３
の読み書きを制御するレジスタ制御回路４の制御で記録
される。
この場合、ハフマン復号化回路１で処理され、次の８×
８の画像データを１つのブロックとして処理を行う逆Ｄ
ＣＴ変換器２の出力データは、ブロックの所定のデータ
だけを記憶するデータレジスタ３に、データレジスタ３
の読み書きを制御するレジスタ制御回路４の制御で記録
される。
【００２１】ここで逆ＤＣＴ変換器２の出力タイミング
によりデータレジスタ３の読み出しを制御して、データ
レジスタ３の出力と逆ＤＣＴ変換器２の出力を減算器５
でデータの差分をとる。減算器５の出力とＣＰＵ７から
のノイズ除去のレベルを調整するためのスレッシュホー
ルドデータを保持するレジスタ８との間で、各データの
大小を比較するための比較器９で比較して、この比較器
９の出力でブロックノイズ除去を行うかどうかを判定す
る。
によりデータレジスタ３の読み出しを制御して、データ
レジスタ３の出力と逆ＤＣＴ変換器２の出力を減算器５
でデータの差分をとる。減算器５の出力とＣＰＵ７から
のノイズ除去のレベルを調整するためのスレッシュホー
ルドデータを保持するレジスタ８との間で、各データの
大小を比較するための比較器９で比較して、この比較器
９の出力でブロックノイズ除去を行うかどうかを判定す
る。
【００２２】係数乗算器６については、本実施例の場合
は、係数が１／16〜７／16等、係数の乗算が乗算器(マ
ルチプライヤ)を使うのでなくビットシフトと加算器で
達成できるので、ハードウェアの構成が簡略化できると
いうメリットがある。
は、係数が１／16〜７／16等、係数の乗算が乗算器(マ
ルチプライヤ)を使うのでなくビットシフトと加算器で
達成できるので、ハードウェアの構成が簡略化できると
いうメリットがある。
【００２３】ここで係数乗算器６の出力を前記比較器９
の出力である判定結果により切り換える切換回路10でノ
イズ除去を行うか行わないかを切り換える。ノイズ除去
を行うときは係数乗算器６の出力と逆ＤＣＴ変換器２の
出力とを加算器11により加算する。これによりブロック
ノイズが除去されたブロックデータとして、この加算器
11から出力され、この加算器11の出力は、ブロックデー
タからラスターデータへ変換するブロックラスター変換
回路12を経て、再生画像データがラスターデータとして
出力される。
の出力である判定結果により切り換える切換回路10でノ
イズ除去を行うか行わないかを切り換える。ノイズ除去
を行うときは係数乗算器６の出力と逆ＤＣＴ変換器２の
出力とを加算器11により加算する。これによりブロック
ノイズが除去されたブロックデータとして、この加算器
11から出力され、この加算器11の出力は、ブロックデー
タからラスターデータへ変換するブロックラスター変換
回路12を経て、再生画像データがラスターデータとして
出力される。
【００２４】次にブロック歪み除去について、一例を挙
げ具体的数値を使って説明する。
げ具体的数値を使って説明する。
【００２５】ここで、実際にデータレジスタに記録され
るデータは以下のようになる(Ｐnnはブロック単位の座
標、( )内は座標表示)。すなわち、ブロックの左上の画
像Ｐnn(0，0)に注目し、この画素の上隣りの画素Ｐnn−
１(0，7)と、左隣りのＰn−１n(7，0)の３つの画素から
ブロック内の補正値を求めるものである。
るデータは以下のようになる(Ｐnnはブロック単位の座
標、( )内は座標表示)。すなわち、ブロックの左上の画
像Ｐnn(0，0)に注目し、この画素の上隣りの画素Ｐnn−
１(0，7)と、左隣りのＰn−１n(7，0)の３つの画素から
ブロック内の補正値を求めるものである。
【００２６】補正の仕方は、右隅と上隅の画素との差分
データをレジスタに保持しておき、この差分データを水
平垂直方向に線形補間を行うものである。乗算器６の線
形補間のための係数は、この場合、(８−ｎ)／16とする
(ｎ：１〜８)。
データをレジスタに保持しておき、この差分データを水
平垂直方向に線形補間を行うものである。乗算器６の線
形補間のための係数は、この場合、(８−ｎ)／16とする
(ｎ：１〜８)。
【００２７】例えば、あるブロックと周辺の画像データ
が(表１)のようになっていた場合、
が(表１)のようになっていた場合、
【００２８】
【表１】
【００２９】このような再生画像のブロックのデータに
対して、 128｛画素Ｐn−１n(7，0)｝−145｛画素Ｐnn(0，0)｝＝
−17｛差分データ｝ として水平方向に差分データ“−17”を得る。
対して、 128｛画素Ｐn−１n(7，0)｝−145｛画素Ｐnn(0，0)｝＝
−17｛差分データ｝ として水平方向に差分データ“−17”を得る。
【００３０】
156｛画素Ｐnn−１(0，7)｝−145｛画素Ｐnn(0，0)｝＝
11｛差分データ｝ としてｎ行ｍ列のブロック内の画素に対し、−17の(８
−ｎ)／16倍と、11の(８−ｍ)／16倍を線形補間データ
としてブロックの画素データに２次元的に加える。これ
によりブロック間のブロック歪みが改善される(ここで
は、データレジスタ３には128と156が記憶される構成と
なる)。
11｛差分データ｝ としてｎ行ｍ列のブロック内の画素に対し、−17の(８
−ｎ)／16倍と、11の(８−ｍ)／16倍を線形補間データ
としてブロックの画素データに２次元的に加える。これ
によりブロック間のブロック歪みが改善される(ここで
は、データレジスタ３には128と156が記憶される構成と
なる)。
【００３１】実際にはデータレジスタ３には２個だけで
なく、図７にあるように最大５個のデータを記憶する方
法がある。
なく、図７にあるように最大５個のデータを記憶する方
法がある。
【００３２】さらに差分を求める画像データとしては、
以上説明した方法だけでなく、ブロック内の注目する画
素データを、｛画素Ｐnn(0，0)｝，｛画素Ｐnn(7，
0)｝，｛画素Ｐnn(0，7)｝とから差分を求める方法もあ
る。
以上説明した方法だけでなく、ブロック内の注目する画
素データを、｛画素Ｐnn(0，0)｝，｛画素Ｐnn(7，
0)｝，｛画素Ｐnn(0，7)｝とから差分を求める方法もあ
る。
【００３３】また補間係数としては他の方法としては、
(８−ｎ)／８，ｎ／16，ｎ／８等があり、ノイズ除去の
掛かり具合を加減することができる。
(８−ｎ)／８，ｎ／16，ｎ／８等があり、ノイズ除去の
掛かり具合を加減することができる。
【００３４】図２は本発明の第２実施例の構成を示すブ
ロック図であり、画像データ圧縮を行うデジタルスチル
ビデオカメラの場合、画像圧縮伸長回路とは別にカメラ
信号処理回路20が存在する。第２実施例において、第１
実施例と異なるこのカメラ信号処理回路20の内部に、輝
度信号のアパーチャー補正用のラインメモリ21がある。
ロック図であり、画像データ圧縮を行うデジタルスチル
ビデオカメラの場合、画像圧縮伸長回路とは別にカメラ
信号処理回路20が存在する。第２実施例において、第１
実施例と異なるこのカメラ信号処理回路20の内部に、輝
度信号のアパーチャー補正用のラインメモリ21がある。
【００３５】前記ラインメモリ21は、逆ＤＣＴ変換器２
の出力を保持するデータレジスタ３の代わりに、利用さ
れるもので、このラインメモリ21を制御するメモリ制御
回路22の制御により所定の画像データを読み書きする。
の出力を保持するデータレジスタ３の代わりに、利用さ
れるもので、このラインメモリ21を制御するメモリ制御
回路22の制御により所定の画像データを読み書きする。
【００３６】図３は本発明の第３実施例の構成を示すブ
ロック図であり、第１実施例と異なることのみ説明する
と、逆ＤＣＴ変換器２の内部の逆ＤＣＴ変換器26の出力
を直接出力して、内部処理でブロックデータに出力する
ためのブロックメモリ24により、データレジスタ３の代
わりに画像データを保持するものである。
ロック図であり、第１実施例と異なることのみ説明する
と、逆ＤＣＴ変換器２の内部の逆ＤＣＴ変換器26の出力
を直接出力して、内部処理でブロックデータに出力する
ためのブロックメモリ24により、データレジスタ３の代
わりに画像データを保持するものである。
【００３７】前記ブロックメモリ24の制御は、ブロック
メモリ制御回路25によって行われる。このとき第１，第
２実施例とは、逆ＤＣＴ変換器の出力データのタイミン
グが異なっており、この異なったタイミングのブロック
データからラスターデータに変換するブロックラスター
変換回路12は、第１，第２実施例とは異なったシーケン
スで処理を行い、最終的な再生画像信号としてのラスタ
ーデータのシーケンスを合わせ込むものである。
メモリ制御回路25によって行われる。このとき第１，第
２実施例とは、逆ＤＣＴ変換器の出力データのタイミン
グが異なっており、この異なったタイミングのブロック
データからラスターデータに変換するブロックラスター
変換回路12は、第１，第２実施例とは異なったシーケン
スで処理を行い、最終的な再生画像信号としてのラスタ
ーデータのシーケンスを合わせ込むものである。
【００３８】図４は本発明の第４実施例の構成を示す要
部のブロック図であり、第１実施例と異なることのみ説
明すると、ＣＰＵ７から設定したデータは係数レジスタ
31に記録される。ここでこの係数レジスタ31はブロック
の画素数分64個のデータとからなっており、この係数と
減算器５と出力を係数乗算器32により乗算を行い、乗算
結果のデータを切換回路10を経て加算器11に加える。こ
こで、この係数乗算器32はＣＰＵ７からの係数と乗算す
るためマルチプライヤにより構成されている。
部のブロック図であり、第１実施例と異なることのみ説
明すると、ＣＰＵ７から設定したデータは係数レジスタ
31に記録される。ここでこの係数レジスタ31はブロック
の画素数分64個のデータとからなっており、この係数と
減算器５と出力を係数乗算器32により乗算を行い、乗算
結果のデータを切換回路10を経て加算器11に加える。こ
こで、この係数乗算器32はＣＰＵ７からの係数と乗算す
るためマルチプライヤにより構成されている。
【００３９】図５は本発明の第５実施例の構成を示すブ
ロック図であり、第１実施例と異なるところは、ブロッ
クラスター変換回路12でラスターデータに変換された再
生画像データが水平ＬＰＦ41と垂直ＬＰＦ42を経て出力
されるようにした構成である。
ロック図であり、第１実施例と異なるところは、ブロッ
クラスター変換回路12でラスターデータに変換された再
生画像データが水平ＬＰＦ41と垂直ＬＰＦ42を経て出力
されるようにした構成である。
【００４０】図６は前記垂直ＬＰＦの一例を示すブロッ
ク図であり、この例では、カメラ処理回路の内部にある
２個のラインメモリ51，52と加算器53を使って垂直方向
のＬＰＦを達成している。水平方向についてはラッチ回
路等の遅延回路によりＬＰＦを構成することができる。
これをブロックの境目で処理をするか否かを、水平の場
合はｍ画素ごとに、また垂直の場合はｍラインごと(こ
の例の場合は８ラインごと)に制御する切換回路54によ
り制御するものである。
ク図であり、この例では、カメラ処理回路の内部にある
２個のラインメモリ51，52と加算器53を使って垂直方向
のＬＰＦを達成している。水平方向についてはラッチ回
路等の遅延回路によりＬＰＦを構成することができる。
これをブロックの境目で処理をするか否かを、水平の場
合はｍ画素ごとに、また垂直の場合はｍラインごと(こ
の例の場合は８ラインごと)に制御する切換回路54によ
り制御するものである。
【００４１】
【発明の効果】以上説明したように、本発明の画像処理
装置は、請求項１記載の発明によれば、ノイズ除去のた
めの画像データの保持を、自分のブロックの時間的に前
のブロックの画像データを使って除去しているので、ノ
イズ除去処理がリアルタイム(実時間)で処理できる。ま
たデータレジスタに必要個数だけデータを保持しておく
ので、メモリ容量が大きく、ハードウェアが小さい構成
で達成できる。
装置は、請求項１記載の発明によれば、ノイズ除去のた
めの画像データの保持を、自分のブロックの時間的に前
のブロックの画像データを使って除去しているので、ノ
イズ除去処理がリアルタイム(実時間)で処理できる。ま
たデータレジスタに必要個数だけデータを保持しておく
ので、メモリ容量が大きく、ハードウェアが小さい構成
で達成できる。
【００４２】請求項２記載の発明によれば、ブロックノ
イズ除去用に必要なデータレジスタをカメラ信号処理に
必要である１Ｈラインメモリを使って共用しているの
で、特にデータレジスタが必要とならず、ハードウェア
の構成が簡単になる。
イズ除去用に必要なデータレジスタをカメラ信号処理に
必要である１Ｈラインメモリを使って共用しているの
で、特にデータレジスタが必要とならず、ハードウェア
の構成が簡単になる。
【００４３】請求項３記載の発明によれば、逆変換回路
内のブロックメモリをデータレジスタと共用しているの
で、ハードウェアの構成が簡単になる。
内のブロックメモリをデータレジスタと共用しているの
で、ハードウェアの構成が簡単になる。
【００４４】請求項４記載の発明によれば、線形補間の
係数を適応的に画像圧縮のパラメータにより変えること
ができるので、ハードウェアへの負担をかけずにノイズ
除去の効果を上げることができる。
係数を適応的に画像圧縮のパラメータにより変えること
ができるので、ハードウェアへの負担をかけずにノイズ
除去の効果を上げることができる。
【００４５】請求項５記載の発明によれば、ブロックノ
イズ除去後に、さらにＬＰＦをかけているのでノイズ除
去の効果が大きく、特に色差信号の場合のブロックノイ
ズの影響で色差信号の出力を色変調して再生コンポジッ
トビデオ信号として出力した場合に、画質に悪影響を与
えるドット妨害の発生が抑えられる。
イズ除去後に、さらにＬＰＦをかけているのでノイズ除
去の効果が大きく、特に色差信号の場合のブロックノイ
ズの影響で色差信号の出力を色変調して再生コンポジッ
トビデオ信号として出力した場合に、画質に悪影響を与
えるドット妨害の発生が抑えられる。
【００４６】請求項６記載の発明によれば、ブロックノ
イズ除去後に、さらに水平，垂直方向にＬＰＦをかけて
いるので、ノイズ除去の効果が大きく、特に色差信号の
場合のブロックノイズの影響で色差信号の出力を色変調
して再生コンポジットビデオ信号として出力した場合
に、画質に悪影響を与えるドット妨害の発生が抑えられ
る。また垂直方向のＬＰＦ用のラインメモリとしてカメ
ラ信号処理用のラインメモリを共用することで、ハード
ウェアの負担が少ない。
イズ除去後に、さらに水平，垂直方向にＬＰＦをかけて
いるので、ノイズ除去の効果が大きく、特に色差信号の
場合のブロックノイズの影響で色差信号の出力を色変調
して再生コンポジットビデオ信号として出力した場合
に、画質に悪影響を与えるドット妨害の発生が抑えられ
る。また垂直方向のＬＰＦ用のラインメモリとしてカメ
ラ信号処理用のラインメモリを共用することで、ハード
ウェアの負担が少ない。
【図１】本発明の画像処理装置の第１実施例の構成を示
すブロック図である。
すブロック図である。
【図２】本発明の画像処理装置の第２実施例の構成を示
すブロック図である。
すブロック図である。
【図３】本発明の画像処理装置の第３実施例の構成を示
すブロック図である。
すブロック図である。
【図４】本発明の画像処理装置の第４実施例の構成を示
す要部のブロック図である。
す要部のブロック図である。
【図５】本発明の画像処理装置の第５実施例の構成を示
すブロック図である。
すブロック図である。
【図６】垂直ＬＰＦの一例を示すブロック図である。
【図７】データレジスタに保持される画素の説明図であ
る。
る。
１…ハフマン復号化回路、 ２，26…画像逆変換回路
(逆ＤＣＴ変換器)、 ３…データレジスタ、 ４…レジ
スタ制御回路、 ５…減算器、 ６，32…係数乗算器、
７…ＣＰＵ、 ８…レジスタ、 ９…比較器、 10…
切換回路、 11…加算器、 12…ブロックラスター変換
回路。
(逆ＤＣＴ変換器)、 ３…データレジスタ、 ４…レジ
スタ制御回路、 ５…減算器、 ６，32…係数乗算器、
７…ＣＰＵ、 ８…レジスタ、 ９…比較器、 10…
切換回路、 11…加算器、 12…ブロックラスター変換
回路。
フロントページの続き
(56)参考文献 特開 昭63−104586（ＪＰ，Ａ)
特開 昭64−55988（ＪＰ，Ａ)
特開 平３−174891（ＪＰ，Ａ)
特開 平４−180381（ＪＰ，Ａ)
特開 平４−209073（ＪＰ，Ａ)
特開 平４−280167（ＪＰ，Ａ)
特開 平５−14735（ＪＰ，Ａ)
特開 平５−63997（ＪＰ，Ａ)
特開 平５−316356（ＪＰ，Ａ)
特開 平５−316361（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06T 9/00
H04N 1/41
Claims (6)
- 【請求項１】 デジタル信号処理を用いて画像データの
圧縮伸長を行う画像処理装置において、ｍ×ｍ(ｍは正
の整数)の画像データを１つのブロックとして変換処理
を行う画像逆変換回路と、この画像逆変換回路の出力で
あるブロックデータのうちのブロックの周辺部の所定の
画素データのみを記憶するデータレジスタと、このデー
タレジスタの読み書きを制御するレジスタ制御回路と、
前記画像逆変換回路の出力とデータレジスタの出力とを
減算する減算器と、この減算器の出力と演算処理回路か
らのノイズ除去のレベルを調整するためのデータを保持
するレジスタとのデータの大小を比較する比較器と、前
記減算器の出力をブロック内のアドレスにより所定の係
数を乗算する係数乗算器と、この係数乗算器の出力を前
記比較器の出力により切り換える切換回路と、前記係数
乗算器の出力と前記画像逆変換回路の出力とを加算する
加算器と、この加算器の出力であるブロックデータから
ラスターデータに変換するブロックラスター変換回路と
を備え、画像圧縮伸長により発生するブロックノイズを
除去することを特徴とする画像処理装置。 - 【請求項２】 前記データレジスタの代わりにラインメ
モリとラインメモリ制御回路を備えたことを特徴とする
請求項１記載の画像処理装置。 - 【請求項３】 前記データレジスタの代わりに前記画像
逆変換回路内のブロックメモリとブロックメモリ制御回
路を備えたことを特徴とする請求項１記載の画像処理装
置。 - 【請求項４】 前記乗算器の係数を、前記画像逆変換回
路の伸長パラメータから前記演算処理回路により演算さ
れたデータを係数レジスタに入力して、この係数レジス
タの出力により係数乗算器の演算を行い演算係数を変更
することを特徴とする請求項１記載の画像処理装置。 - 【請求項５】 前記ブロックラスター変換回路の出力の
後に、ｍ画素ごとに動作をする水平方向ローパスフィル
タを配置したことを特徴とする請求項１記載の画像処理
装置。 - 【請求項６】 前記水平方向ローパスフィルタの後にさ
らにｍラインごとに動作をする垂直方向ローパスフィル
タを配置したことを特徴とする請求項５記載の画像処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33499893A JP3455263B2 (ja) | 1993-12-28 | 1993-12-28 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33499893A JP3455263B2 (ja) | 1993-12-28 | 1993-12-28 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07200815A JPH07200815A (ja) | 1995-08-04 |
| JP3455263B2 true JP3455263B2 (ja) | 2003-10-14 |
Family
ID=18283594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33499893A Expired - Fee Related JP3455263B2 (ja) | 1993-12-28 | 1993-12-28 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3455263B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4136825B2 (ja) | 2003-08-08 | 2008-08-20 | キヤノン株式会社 | 画像処理装置および画像処理方法およびコンピュータが読み取り可能なプログラムを格納した記憶媒体およびプログラム |
-
1993
- 1993-12-28 JP JP33499893A patent/JP3455263B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07200815A (ja) | 1995-08-04 |
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