JP2580746B2 - 無郊電力補償装置の制御方式 - Google Patents
無郊電力補償装置の制御方式Info
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- JP2580746B2 JP2580746B2 JP63299059A JP29905988A JP2580746B2 JP 2580746 B2 JP2580746 B2 JP 2580746B2 JP 63299059 A JP63299059 A JP 63299059A JP 29905988 A JP29905988 A JP 29905988A JP 2580746 B2 JP2580746 B2 JP 2580746B2
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E40/00—Technologies for an efficient electrical power generation, transmission or distribution
- Y02E40/30—Reactive power compensation
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- Supply And Distribution Of Alternating Current (AREA)
- Control Of Electrical Variables (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はAVR（電圧調節制御）機能とフリッカー抑制
機能を有するSVC装置（無効電力補償装置）において、
各機能に持たせる制御容量を変えることができ、更にそ
の配分を決定するリミッタ回路において、電圧及び無効
電力検出信号の中間帯を制御に用いるSVC装置の制御方
式に関するものである。
機能を有するSVC装置（無効電力補償装置）において、
各機能に持たせる制御容量を変えることができ、更にそ
の配分を決定するリミッタ回路において、電圧及び無効
電力検出信号の中間帯を制御に用いるSVC装置の制御方
式に関するものである。
［従来の技術］ 第５図に従来のSVC装置の制御方式を示す。この方式
はゆるやかな電圧変動抑制及び電圧フリッカーなど急峻
な電圧変動を補償するためのものである。
はゆるやかな電圧変動抑制及び電圧フリッカーなど急峻
な電圧変動を補償するためのものである。
１は系統の電源、２は電源インピーダンス、３は電圧
変動対策の対象とする母線、４は電圧を検出するための
変成器、５は変動負荷、６は変動負荷電流を検出するた
めの変成器、10はSVC装置のリアクトル制御部で、11はS
VC用リアクトル、12はSVC用サイリスタである。
変動対策の対象とする母線、４は電圧を検出するための
変成器、５は変動負荷、６は変動負荷電流を検出するた
めの変成器、10はSVC装置のリアクトル制御部で、11はS
VC用リアクトル、12はSVC用サイリスタである。
また、20はAVR部を示し、22は基準電圧（Vref）で、2
1の電圧変動検出器により、系統電圧の変化分が直流電
圧で検出される。23は電圧変動検出器21に接続されたリ
ミッタ回路で、AVR動作容量が設定される。
1の電圧変動検出器により、系統電圧の変化分が直流電
圧で検出される。23は電圧変動検出器21に接続されたリ
ミッタ回路で、AVR動作容量が設定される。
30はフリッカー抑制回路を示す。31は電圧を90゜遅ら
せる遅相回路で、33はＱ検出器、32は電流入力および感
度調整器で、変動負荷電流のＱ検出器33への入力回路を
なし、電流の大きさを調整できる。Ｑ検出器33は電圧信
号31′と電流信号32からＱ（無効電力）信号を直流電圧
で検出する。34はＱ信号の平均値を検出する回路で、バ
イアス35はＱの変化分ΔＱの1/2に設定された固定バイ
アスで、33の出力と35のバイアス分ΔQ/2の合成から34
のＱ平均信号を差引くことによってＱの変化分が検出さ
れる。36はリミッタ回路でフリッカー抑制容量が設定さ
れる。40は加算器でAVR信号25とフリッカー制御用信号3
8が加算され、この信号をもとに、41のパルス発生部に
転送され、制御する点弧パルス42が発生する。
せる遅相回路で、33はＱ検出器、32は電流入力および感
度調整器で、変動負荷電流のＱ検出器33への入力回路を
なし、電流の大きさを調整できる。Ｑ検出器33は電圧信
号31′と電流信号32からＱ（無効電力）信号を直流電圧
で検出する。34はＱ信号の平均値を検出する回路で、バ
イアス35はＱの変化分ΔＱの1/2に設定された固定バイ
アスで、33の出力と35のバイアス分ΔQ/2の合成から34
のＱ平均信号を差引くことによってＱの変化分が検出さ
れる。36はリミッタ回路でフリッカー抑制容量が設定さ
れる。40は加算器でAVR信号25とフリッカー制御用信号3
8が加算され、この信号をもとに、41のパルス発生部に
転送され、制御する点弧パルス42が発生する。
第６図に上記SVC装置の動作図を示す。説明上、SVC制
御信号が０〜１の間で変化するとSVC動作容量が０〜100
％変化するものとする。
御信号が０〜１の間で変化するとSVC動作容量が０〜100
％変化するものとする。
一例として、SVC動作容量100％のうち、AVR機能60
％、フリッカー抑制機能40％で動作するようにリミッタ
回路23、36を設定した場合について説明する。
％、フリッカー抑制機能40％で動作するようにリミッタ
回路23、36を設定した場合について説明する。
０〜１まで変化する電圧変動検出器21よりの信号を
リミッタ回路23を通して0.6〜1.0の信号をカットする
（第６図（Ｃ）参照）。同様にＱ検出信号をリミッタ
回路36を通して0.4〜1.0の信号をカットする（第６図
（ｄ）参照）。両信号を加算することによって０〜１
の信号となり（第６図（ｅ）参照）、又この信号中にAV
R制御信号が60％、フリッカー抑制信号が40％含まれて
いることから、SVC装置がAVR機能60％、フリッカー抑制
機能40％として動作する。
リミッタ回路23を通して0.6〜1.0の信号をカットする
（第６図（Ｃ）参照）。同様にＱ検出信号をリミッタ
回路36を通して0.4〜1.0の信号をカットする（第６図
（ｄ）参照）。両信号を加算することによって０〜１
の信号となり（第６図（ｅ）参照）、又この信号中にAV
R制御信号が60％、フリッカー抑制信号が40％含まれて
いることから、SVC装置がAVR機能60％、フリッカー抑制
機能40％として動作する。
［発明が解決しようとする課題］ ところが、第６図から分るように、リミッタ回路23,3
6の出力信号は、片方向で信号の一部がカットされるこ
とになり、この結果、加算された後の制御信号は片寄っ
た信号となり、SVC容量を充分利用できない欠点があっ
た。
6の出力信号は、片方向で信号の一部がカットされるこ
とになり、この結果、加算された後の制御信号は片寄っ
た信号となり、SVC容量を充分利用できない欠点があっ
た。
［課題を解決するための手段］ 本発明はAVR機能とフリッカー抑制機能を有するSVC装
置において、各機能に持たせる制御容量を変えることが
でき、更にその配分を決定する制御信号リミッタ回路に
おいて、検出信号の中間帯を制御信号に用いることによ
ってSVC動作容量を有効に利用し、上記の課題を解消し
ようとするものである。
置において、各機能に持たせる制御容量を変えることが
でき、更にその配分を決定する制御信号リミッタ回路に
おいて、検出信号の中間帯を制御信号に用いることによ
ってSVC動作容量を有効に利用し、上記の課題を解消し
ようとするものである。
以下、図面に示す実施例ならびに動作図より本発明を
説明する。第５図における符号と同一符号は同一のもの
を示し、その説明は省略する。
説明する。第５図における符号と同一符号は同一のもの
を示し、その説明は省略する。
第１図において、23′、36′は制御信号リミッタ回路
であるが、第５図に示すリミッタ回路23,36と異なる点
は、信号の中間帯を制御信号として通し、それ以外をカ
ットするようにした制御信号リミッタ回路であって、そ
れぞれ電圧変動検出器21及びＱの変化分出力側と接続さ
れ、その出力側に24,37で示す信号変換回路（FV），（F
Q）が接続され、その出力側は加算器40に接続される。
加算器40はパルス発生部41と接続され、パルス発生部41
はSVC用サイリスタ12に接続される。
であるが、第５図に示すリミッタ回路23,36と異なる点
は、信号の中間帯を制御信号として通し、それ以外をカ
ットするようにした制御信号リミッタ回路であって、そ
れぞれ電圧変動検出器21及びＱの変化分出力側と接続さ
れ、その出力側に24,37で示す信号変換回路（FV），（F
Q）が接続され、その出力側は加算器40に接続される。
加算器40はパルス発生部41と接続され、パルス発生部41
はSVC用サイリスタ12に接続される。
信号変換回路（FV），（FQ）はリミッタ回路23′,3
6′から通過した中間帯の信号を零からの信号に変換す
る回路である。また、バイアス35は従来と異なり、制御
信号の中間に設定されている。すなわち、０〜１の制御
信号であれば0.5に設定される。
6′から通過した中間帯の信号を零からの信号に変換す
る回路である。また、バイアス35は従来と異なり、制御
信号の中間に設定されている。すなわち、０〜１の制御
信号であれば0.5に設定される。
第３図に本発明で用いられる制御信号リミッタ回路を
概念図で示す。SVC制御信号が例えば、０より最大１に
変化したとき、これに対応してSVC動作量が100％とな
り、動作量100％でSVCは1P.U動作するものとする。リミ
ッタＡ及びリミッタＢを通る信号は、各中間帯を基準
に、正・負対称にリミッタ範囲2A,2aを決定し、両者を
加算すると、 Tc＝2A＋2a＝1P.U（100％制御量）となる構成のもので
あり、Ａ及びａの配分は1P.Uとなるように変えることが
できるものである。
概念図で示す。SVC制御信号が例えば、０より最大１に
変化したとき、これに対応してSVC動作量が100％とな
り、動作量100％でSVCは1P.U動作するものとする。リミ
ッタＡ及びリミッタＢを通る信号は、各中間帯を基準
に、正・負対称にリミッタ範囲2A,2aを決定し、両者を
加算すると、 Tc＝2A＋2a＝1P.U（100％制御量）となる構成のもので
あり、Ａ及びａの配分は1P.Uとなるように変えることが
できるものである。
［動作］ 第４図により動作を説明する。従来例と同様にAVR機
能60％、フリッカー抑制機能40％に設定した例について
説明する。
能60％、フリッカー抑制機能40％に設定した例について
説明する。
電圧変動検出器21の出力側のリミッタ回路23′の出
力信号は、０〜0.2P.U（以下、P.Uを略す。）および0.8
〜1.0の信号をカットされ、0.2〜0.8（幅で0.6）の信号
で信号変換回路（FV）24に入力される。（第４図
（ａ））。信号変換回路24は、0.2〜0.8の信号を０〜
0.6の信号に変換し、加算器40に入力される（第４図
（ｃ）参照）。Ｑ検出信号のリミッタ回路36′は０〜
0.3および0.7〜1.0の信号をカットし、0.3〜0.7（幅で
0.4）の信号が信号変換回路（FQ）37に入力する（第４
図（ｂ）参照）。信号変換回路（FQ）37′は0.3〜0.7
の信号を０〜0.4の信号に変換し、加算器40に入力させ
る（第４図（ｄ）参照）。加算器40で加算された信号
（第４図（ｅ）参照）は、０〜１で変化する制御信号と
なり、当然にAVR機能60％、フリッカー抑制機能40％の
信号を含んでいる。
力信号は、０〜0.2P.U（以下、P.Uを略す。）および0.8
〜1.0の信号をカットされ、0.2〜0.8（幅で0.6）の信号
で信号変換回路（FV）24に入力される。（第４図
（ａ））。信号変換回路24は、0.2〜0.8の信号を０〜
0.6の信号に変換し、加算器40に入力される（第４図
（ｃ）参照）。Ｑ検出信号のリミッタ回路36′は０〜
0.3および0.7〜1.0の信号をカットし、0.3〜0.7（幅で
0.4）の信号が信号変換回路（FQ）37に入力する（第４
図（ｂ）参照）。信号変換回路（FQ）37′は0.3〜0.7
の信号を０〜0.4の信号に変換し、加算器40に入力させ
る（第４図（ｄ）参照）。加算器40で加算された信号
（第４図（ｅ）参照）は、０〜１で変化する制御信号と
なり、当然にAVR機能60％、フリッカー抑制機能40％の
信号を含んでいる。
リミッタ回路23′及び36′はSVC動作容量についてAVR
機能及びフリッカー抑制機能の動作容量配分比を変更す
ることができる。
機能及びフリッカー抑制機能の動作容量配分比を変更す
ることができる。
第２図の実施例は、第１図実施例の信号変換回路24,2
7を省略し、加算器40でバイアス分を差引くようにした
ものであるが、結果は第１図の実施例と同じである。
7を省略し、加算器40でバイアス分を差引くようにした
ものであるが、結果は第１図の実施例と同じである。
［発明の効果］ 以上説明のように、本発明では、AVR機能とフリッカ
ー抑制機能の両者の機能を有するSVC装置で、各機能の
動作容量を可変できるリミッタ回路において、各制御信
号の中間帯を検出し、この中間帯を基準に、正・負対称
にリミッタ範囲を決定し、両者を加算して1P.U制御量と
なるようにしているので、従来の制御方式におけるよう
な、制御信号の片寄りを極力少なくすることができ、効
率的にSVC設備を有効活用出来る。
ー抑制機能の両者の機能を有するSVC装置で、各機能の
動作容量を可変できるリミッタ回路において、各制御信
号の中間帯を検出し、この中間帯を基準に、正・負対称
にリミッタ範囲を決定し、両者を加算して1P.U制御量と
なるようにしているので、従来の制御方式におけるよう
な、制御信号の片寄りを極力少なくすることができ、効
率的にSVC設備を有効活用出来る。
第１図、第２図は、本発明の実施例を示す。 第３図は、本発明で用いられる制御信号リミッタを示
す。 第４図は、第１図実施例の各部動作図であり、（ａ）は
電圧検出信号、（ｂ）はＱ検出信号、（ｃ）は信号変換
回路24の出力信号25、（ｄ）は信号変換回路37の出力信
号38、（ｅ）は加算器40の出力信号を示す。 第５図は、従来の無効電力補償装置の制御方式説明図で
ある。 第６図は、第５図の装置制御方式の各部動作図であり、
（ａ）は電圧検出信号、（ｂ）はＱ検出信号、（ｃ）は
リミッタ回路23の出力信号25、（ｄ）はリミッタ回路36
の出力信号38、（ｅ）は加算器40の出力信号をそれぞれ
示す。 10……SVC、20……AVR制御部、21……電圧変動検出器、
22……基準電圧、23′……リミッタ回路、24……信号変
換回路、25……AVR検出信号、30……フリッカー抑制回
路、33……Ｑ（無効電力）検出器、34……Ｑの平均値検
出器、35……バイアス、36′……制御信号リミッタ回
路、37……信号変換回路、38……Ｑ検出信号、40,43…
…加算器、41……パルス発生部、42……サイリスタ点弧
パルス。
す。 第４図は、第１図実施例の各部動作図であり、（ａ）は
電圧検出信号、（ｂ）はＱ検出信号、（ｃ）は信号変換
回路24の出力信号25、（ｄ）は信号変換回路37の出力信
号38、（ｅ）は加算器40の出力信号を示す。 第５図は、従来の無効電力補償装置の制御方式説明図で
ある。 第６図は、第５図の装置制御方式の各部動作図であり、
（ａ）は電圧検出信号、（ｂ）はＱ検出信号、（ｃ）は
リミッタ回路23の出力信号25、（ｄ）はリミッタ回路36
の出力信号38、（ｅ）は加算器40の出力信号をそれぞれ
示す。 10……SVC、20……AVR制御部、21……電圧変動検出器、
22……基準電圧、23′……リミッタ回路、24……信号変
換回路、25……AVR検出信号、30……フリッカー抑制回
路、33……Ｑ（無効電力）検出器、34……Ｑの平均値検
出器、35……バイアス、36′……制御信号リミッタ回
路、37……信号変換回路、38……Ｑ検出信号、40,43…
…加算器、41……パルス発生部、42……サイリスタ点弧
パルス。
Claims (1)
- 【請求項１】電圧調節制御及びフリッカー抑制制御機能
の配分によって系統電圧、フリッカーを制御する無効電
力補償装置において、系統母線電圧の電圧変動検出器と
負荷の無効電力変化分検出回路、前記電圧変動検出器か
ら出力する電圧信号と前記無効電力変化分検出回路より
出力する無効電力変化分信号の出力側に、これら信号の
中間帯を基準に、正・負対称にリミッタ範囲を設定し
て、前記無効電力補償装置の動作量が100％のとき、前
記双方のリミッタを通過する制御信号の大きさが、合計
して、常に1p.u制御量となるようなそれぞれのリミッタ
回路を具備し、前記両エミッタ回路よりの信号を加算
し、該加算された制御信号に基づいて無効電力補償装置
のサイリスタの通電を制御することを特徴とする無効電
力補償装置の制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299059A JP2580746B2 (ja) | 1988-11-26 | 1988-11-26 | 無郊電力補償装置の制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299059A JP2580746B2 (ja) | 1988-11-26 | 1988-11-26 | 無郊電力補償装置の制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02144615A JPH02144615A (ja) | 1990-06-04 |
| JP2580746B2 true JP2580746B2 (ja) | 1997-02-12 |
Family
ID=17867673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63299059A Expired - Fee Related JP2580746B2 (ja) | 1988-11-26 | 1988-11-26 | 無郊電力補償装置の制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2580746B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3948487B1 (ja) | 2006-01-13 | 2007-07-25 | オムロン株式会社 | 単独運転検出方法、分散型電源の単独運転検出用制御装置、単独運転検出装置および分散型電源 |
| JP5278026B2 (ja) * | 2009-02-19 | 2013-09-04 | 富士電機株式会社 | 無効電力補償装置及び無効電力補償装置の制御方法 |
| JP5321119B2 (ja) * | 2009-02-19 | 2013-10-23 | 富士電機株式会社 | 無効電力補償装置及び無効電力補償装置の制御方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62162716U (ja) * | 1986-04-01 | 1987-10-16 |
-
1988
- 1988-11-26 JP JP63299059A patent/JP2580746B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02144615A (ja) | 1990-06-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081121 Year of fee payment: 12 |
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| LAPS | Cancellation because of no payment of annual fees |