JP2560602Y2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JP2560602Y2 JP2560602Y2 JP1989026581U JP2658189U JP2560602Y2 JP 2560602 Y2 JP2560602 Y2 JP 2560602Y2 JP 1989026581 U JP1989026581 U JP 1989026581U JP 2658189 U JP2658189 U JP 2658189U JP 2560602 Y2 JP2560602 Y2 JP 2560602Y2
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- Japan
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- light
- semiconductor layer
- shielding
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Description
【考案の詳細な説明】 ［考案の技術分野］ この考案は遮光機能をもつ薄膜トランジスタに関す
る。
る。
［従来技術とその問題点］ 従来、薄膜トランジスタとして、第３図に示すような
逆スタガー型のものが知られている。この薄膜トランジ
スタは、以下のように構成されている。すなわち、ガラ
ス基板１上にはゲート電極２がパターン形成されている
とともに、このゲート電極２を覆ってゲート絶縁膜３が
積層形成されている。このゲート絶縁膜３上にはアモル
ファス・シリコンよりなる半導体層４が形成され、この
半導体層４上には窒化シリコンよりなるブロッキング層
５がパターン形成されている。このブロッキング層５は
その上にソース電極６およびドレイン電極７をパターン
形成する際に、半導体層４がエッチングにより侵されな
いように保護するものである。そして、このブロッキン
グ層５、半導体層４、およびゲート絶縁膜３上にはブロ
ッキング層５上において互いに離間対向するソース電極
６およびドレイン電極７がｎ+−ａ−Si層８を介してパ
ターン形成されている。さらに、ソース電極６およびド
レイン電極７上には窒化シリコンよりなる絶縁膜９が形
成され、この絶縁膜９上には金属よりなる遮光層10が電
極６、７間の部分に対応して形成されている。この遮光
層10は外部からの光により半導体層４が誤動作するのを
防ぐためのものである。
逆スタガー型のものが知られている。この薄膜トランジ
スタは、以下のように構成されている。すなわち、ガラ
ス基板１上にはゲート電極２がパターン形成されている
とともに、このゲート電極２を覆ってゲート絶縁膜３が
積層形成されている。このゲート絶縁膜３上にはアモル
ファス・シリコンよりなる半導体層４が形成され、この
半導体層４上には窒化シリコンよりなるブロッキング層
５がパターン形成されている。このブロッキング層５は
その上にソース電極６およびドレイン電極７をパターン
形成する際に、半導体層４がエッチングにより侵されな
いように保護するものである。そして、このブロッキン
グ層５、半導体層４、およびゲート絶縁膜３上にはブロ
ッキング層５上において互いに離間対向するソース電極
６およびドレイン電極７がｎ+−ａ−Si層８を介してパ
ターン形成されている。さらに、ソース電極６およびド
レイン電極７上には窒化シリコンよりなる絶縁膜９が形
成され、この絶縁膜９上には金属よりなる遮光層10が電
極６、７間の部分に対応して形成されている。この遮光
層10は外部からの光により半導体層４が誤動作するのを
防ぐためのものである。
したがって、このような薄膜トランジスタは、半導体
層４がブロッキング層５により保護されているので、ソ
ース電極６およびドレイン電極７を形成する際のエッチ
ングにより侵されることがなく、しかも使用時には遮光
層10により外部の光が遮蔽されるので、半導体層４が光
によって誤動作することがなく、ゲート電極３に電圧が
印加された際にのみ、半導体層４を通してソース電極６
からドレイン電極７に良好に電流が流れて応答する。
層４がブロッキング層５により保護されているので、ソ
ース電極６およびドレイン電極７を形成する際のエッチ
ングにより侵されることがなく、しかも使用時には遮光
層10により外部の光が遮蔽されるので、半導体層４が光
によって誤動作することがなく、ゲート電極３に電圧が
印加された際にのみ、半導体層４を通してソース電極６
からドレイン電極７に良好に電流が流れて応答する。
しかし、このような薄膜トランジスタにおいては、ソ
ース電極６およびドレイン電極７をパターン形成する際
に、半導体層４がエッチングにより侵されないように、
半導体層４とソース、ドレイン電極６、７との間にブロ
ッキング層５を形成しなければならず、また外部光によ
って半導体層４が誤動作するのを防ぐために、遮光層10
をソース、ドレイン電極６、７上に絶縁膜９を介して形
成しなければならない。しかも、遮光層10を形成するた
めには、ソース、ドレイン電極６、７上に絶縁層９を形
成し、この絶縁層９上に形成しなければならない。その
ため、構造が複雑となり、製造工程が煩雑であるという
問題がある。特に、遮光層10として金属を用いているた
め、絶縁膜９にピンホールや亀裂等の欠陥があると、ソ
ース電極６とドレイン電極７とがショートするという不
安もある。
ース電極６およびドレイン電極７をパターン形成する際
に、半導体層４がエッチングにより侵されないように、
半導体層４とソース、ドレイン電極６、７との間にブロ
ッキング層５を形成しなければならず、また外部光によ
って半導体層４が誤動作するのを防ぐために、遮光層10
をソース、ドレイン電極６、７上に絶縁膜９を介して形
成しなければならない。しかも、遮光層10を形成するた
めには、ソース、ドレイン電極６、７上に絶縁層９を形
成し、この絶縁層９上に形成しなければならない。その
ため、構造が複雑となり、製造工程が煩雑であるという
問題がある。特に、遮光層10として金属を用いているた
め、絶縁膜９にピンホールや亀裂等の欠陥があると、ソ
ース電極６とドレイン電極７とがショートするという不
安もある。
［考案の目的］ この考案は上述した事情に鑑みてなされたもので、そ
の目的とするところは、構造が簡単で、製造工程の簡素
化を図ることができ、しかも光による半導体層の誤動作
を防ぐことができるとともに、電極形成時における半導
体層の保護をも図り得ることのできる薄膜トランジスタ
を提供することにある。
の目的とするところは、構造が簡単で、製造工程の簡素
化を図ることができ、しかも光による半導体層の誤動作
を防ぐことができるとともに、電極形成時における半導
体層の保護をも図り得ることのできる薄膜トランジスタ
を提供することにある。
［考案の要点］ この考案の薄膜トランジスタは、基板上にゲート電
極、ゲート絶縁膜、シリコン半導体層、およびソース、
ドレイン電極をこの順に積層してなる薄膜トランジスタ
において、前記ソース、ドレイン電極と前記シリコン半
導体層間にｎ＋シリコン半導体層が介在され、且つ、前
記シリコン半導体層上に、実質的に遮光機能を有しない
層と遮光機能を有する有機樹脂層からなるブロッキング
層が形成され、前記ソース、ドレイン電極および前記ｎ
＋シリコン半導体層が前記ブロッキング層上で分離され
ていることを特徴とする。
極、ゲート絶縁膜、シリコン半導体層、およびソース、
ドレイン電極をこの順に積層してなる薄膜トランジスタ
において、前記ソース、ドレイン電極と前記シリコン半
導体層間にｎ＋シリコン半導体層が介在され、且つ、前
記シリコン半導体層上に、実質的に遮光機能を有しない
層と遮光機能を有する有機樹脂層からなるブロッキング
層が形成され、前記ソース、ドレイン電極および前記ｎ
＋シリコン半導体層が前記ブロッキング層上で分離され
ていることを特徴とする。
［参考例］ 以下、第１図を参照して、この考案の参考例を説明す
る。この場合、上述した従来例と同一部分には同一符号
を付して説明する。
る。この場合、上述した従来例と同一部分には同一符号
を付して説明する。
第１図は逆スタガー型の薄膜トランジスタの構成を示
す。ガラス基板１の上面にはチタン（Ti）、クロム（C
r）等の金属よりなるゲート電極２がパターン形成され
ているとともに、このゲート電極２を覆って窒化シリコ
ン（Si3Ｎ4）等よりなるゲート絶縁膜３がプラズマCVD
法により3000Å程度の膜厚に形成されている。このゲー
ト絶縁膜３上にはアモルファス・シリコン（ａ−Si）よ
りなる半導体層４がプラズマCVD法により1000〜3000Å
程度の膜厚でパターン形成されている。この半導体層４
の上面には遮光機能を有するブロッキング層（以下、遮
光ブロッキング層という。）11が5000Å〜１μｍ程度の
膜厚でパターン形成されている。この遮光ブロッキング
層11は感光性を有する染色可能なアクリル系の有機樹脂
よりなり、染色液で染色されることにより遮光性を有す
る。この場合、遮光ブロッキング層11の膜厚は、用途に
よって異なり、例えば液晶テレビ等では外部光（バック
ライト）が弱いので薄く形成され、また液晶プロジェク
タ等では外部光が強いので厚く形成される。この遮光ブ
ロッキング層11、半導体層４、およびゲート絶縁膜３上
にはｎ+−ａ−Si層８を介してソース電極６およびドレ
イン電極７が遮光ブロッキング層11上において互いに離
間対向してパターン形成されている。この場合、ｎ+−
ａ−Si層８はソース、ドレイン電極６、７と半導体層４
との導通を図り、良好なオーミック特性を得るためのも
のである。また、ソース、ドレイン電極６、７は電気抵
抗値の低いアルミニウム（Al）、クロム（Cr）、チタン
（Ti）、アルミ−チタン合金（Al-Ti）等の金属よりな
る。なお、このように形成されたソース電極６、ドレイ
ン電極７、および遮光ブロッキング層11は窒化シリコン
（Si3Ｎ4）や酸化シリコン（SiO2）等の絶縁膜（図示せ
ず）により覆われて保護される。
す。ガラス基板１の上面にはチタン（Ti）、クロム（C
r）等の金属よりなるゲート電極２がパターン形成され
ているとともに、このゲート電極２を覆って窒化シリコ
ン（Si3Ｎ4）等よりなるゲート絶縁膜３がプラズマCVD
法により3000Å程度の膜厚に形成されている。このゲー
ト絶縁膜３上にはアモルファス・シリコン（ａ−Si）よ
りなる半導体層４がプラズマCVD法により1000〜3000Å
程度の膜厚でパターン形成されている。この半導体層４
の上面には遮光機能を有するブロッキング層（以下、遮
光ブロッキング層という。）11が5000Å〜１μｍ程度の
膜厚でパターン形成されている。この遮光ブロッキング
層11は感光性を有する染色可能なアクリル系の有機樹脂
よりなり、染色液で染色されることにより遮光性を有す
る。この場合、遮光ブロッキング層11の膜厚は、用途に
よって異なり、例えば液晶テレビ等では外部光（バック
ライト）が弱いので薄く形成され、また液晶プロジェク
タ等では外部光が強いので厚く形成される。この遮光ブ
ロッキング層11、半導体層４、およびゲート絶縁膜３上
にはｎ+−ａ−Si層８を介してソース電極６およびドレ
イン電極７が遮光ブロッキング層11上において互いに離
間対向してパターン形成されている。この場合、ｎ+−
ａ−Si層８はソース、ドレイン電極６、７と半導体層４
との導通を図り、良好なオーミック特性を得るためのも
のである。また、ソース、ドレイン電極６、７は電気抵
抗値の低いアルミニウム（Al）、クロム（Cr）、チタン
（Ti）、アルミ−チタン合金（Al-Ti）等の金属よりな
る。なお、このように形成されたソース電極６、ドレイ
ン電極７、および遮光ブロッキング層11は窒化シリコン
（Si3Ｎ4）や酸化シリコン（SiO2）等の絶縁膜（図示せ
ず）により覆われて保護される。
次に、上述した薄膜トランジスタを製造する場合につ
いて説明する。
いて説明する。
まず、ガラス基板１の上面に蒸着またはスパッタリン
グにより金属膜を形成し、この金属膜上にフォトレジス
トを塗布し、このフォトレジストをフォトマスクを介し
て露光し現像することにより、金属膜上にフォトレジス
ト層をパターン形成する。そして、このフォトレジスト
層をマスクとして金属膜をエッチングして不要な部分を
除去する。これにより、ガラス基板１上にゲート電極２
がパターン形成される。
グにより金属膜を形成し、この金属膜上にフォトレジス
トを塗布し、このフォトレジストをフォトマスクを介し
て露光し現像することにより、金属膜上にフォトレジス
ト層をパターン形成する。そして、このフォトレジスト
層をマスクとして金属膜をエッチングして不要な部分を
除去する。これにより、ガラス基板１上にゲート電極２
がパターン形成される。
この後、ガラス基板１上にゲード電極２を覆ってゲー
ト絶縁膜３をプラズマCVD法により成膜する。さらに、
このゲート絶縁膜３上にアモルファス・シリコンをプラ
ズマCVD法により成膜し、上述したフォトエッチングに
よりアモルファス・シリコンの不要な部分を除去して、
半導体層４をゲート絶縁膜３上にパターン形成する。
ト絶縁膜３をプラズマCVD法により成膜する。さらに、
このゲート絶縁膜３上にアモルファス・シリコンをプラ
ズマCVD法により成膜し、上述したフォトエッチングに
よりアモルファス・シリコンの不要な部分を除去して、
半導体層４をゲート絶縁膜３上にパターン形成する。
しかる後、半導体層４上に遮光性を有する染色可能な
アクリル系の有機樹脂をスピンコート法等により5000Å
〜１μｍ程度の膜厚に回転塗布し、フォトマスクを用い
て、直接スピンコーティングされた有機樹脂を露光して
現像する。これにより、半導体層４上に有機樹脂層つま
り染色する前の遮光ブロッキング層11がパターン形成さ
れる。
アクリル系の有機樹脂をスピンコート法等により5000Å
〜１μｍ程度の膜厚に回転塗布し、フォトマスクを用い
て、直接スピンコーティングされた有機樹脂を露光して
現像する。これにより、半導体層４上に有機樹脂層つま
り染色する前の遮光ブロッキング層11がパターン形成さ
れる。
次に、この染色する前の遮光ブロッキング層11、半導
体層４、およびゲート絶縁膜３の上にｎ+−ａ−Siをプ
ラズマCVDにより成膜するとともに、このｎ+−ａ−Si膜
上に蒸着またはスパッタリングにより金属膜を成膜し、
この金属膜およびｎ+−ａ−Si膜をフォトエッチングに
より、各膜の不要な部分を順に除去する。これにより、
ｎ+−ａ−Si層８を介してソース電極６およびドレイン
電極７がパターン形成される。この場合、除去されるｎ
+−ａ−Si層８の下には染色する前の遮光ブロッキング
層11が形成されているので、ｎ+−ａ−Si層８をフォト
エッチングする際には、この遮光ブロッキング層11によ
り半導体層４が保護され、エッチングにより侵されるこ
とはない。
体層４、およびゲート絶縁膜３の上にｎ+−ａ−Siをプ
ラズマCVDにより成膜するとともに、このｎ+−ａ−Si膜
上に蒸着またはスパッタリングにより金属膜を成膜し、
この金属膜およびｎ+−ａ−Si膜をフォトエッチングに
より、各膜の不要な部分を順に除去する。これにより、
ｎ+−ａ−Si層８を介してソース電極６およびドレイン
電極７がパターン形成される。この場合、除去されるｎ
+−ａ−Si層８の下には染色する前の遮光ブロッキング
層11が形成されているので、ｎ+−ａ−Si層８をフォト
エッチングする際には、この遮光ブロッキング層11によ
り半導体層４が保護され、エッチングにより侵されるこ
とはない。
最後に、染色液に漬け、ソース電極６とドレイン電極
７との間を通して遮光ブロッキング層11を染色する。こ
れにより、光を通さない遮光ブロッキング層11が形成さ
れる。
７との間を通して遮光ブロッキング層11を染色する。こ
れにより、光を通さない遮光ブロッキング層11が形成さ
れる。
したがって、このように構成された薄膜トランジスタ
によれば、半導体層４上に遮光ブロック層11を形成した
ので、ソース電極６とドレイン電極７との間を透過する
外部光を遮光ブロッキング層11により確実に遮光するこ
とができる。そのため、半導体層４は光によって誤動作
を起すことがなく、ソース電極２に電圧が印加された際
にのみ、ソース電極６からドレイ電極７に確実に電流を
流して良好に応答する。また、遮光ブロッキング層11を
形成した後、ｎ+−ａ−Si層８および各電極６、７をフ
ォトエッチングによりパターン形成する際には、遮光ブ
ロッキング層11が半導体層４を保護するので、不要な部
分のｎ+−ａ−Si層８のエッチングにより半導体層４が
侵されることがなく、良好な半導体層４を得ることがで
きる。このように遮光ブロッキング層11は半導体層４に
対する遮光および保護を兼ねるので、従来のようにブロ
ッキング層５と遮光層10とを別々に設ける必要がなく、
しかも遮光層10をソース電極６およびドレイン電極７の
上に絶縁膜９を介して形成する必要もないため、構造が
極めて簡単となり、製造工程の簡素化を図ることができ
る。特に、遮光ブロッキング層11は感光性を有する樹脂
よりなるので、その形成時にはフォトレジスト等を用い
ずに、直接フォトマスクを介して露光し現像することに
より形成することができるので、より一層、製造工程の
簡略化を図ることができる。
によれば、半導体層４上に遮光ブロック層11を形成した
ので、ソース電極６とドレイン電極７との間を透過する
外部光を遮光ブロッキング層11により確実に遮光するこ
とができる。そのため、半導体層４は光によって誤動作
を起すことがなく、ソース電極２に電圧が印加された際
にのみ、ソース電極６からドレイ電極７に確実に電流を
流して良好に応答する。また、遮光ブロッキング層11を
形成した後、ｎ+−ａ−Si層８および各電極６、７をフ
ォトエッチングによりパターン形成する際には、遮光ブ
ロッキング層11が半導体層４を保護するので、不要な部
分のｎ+−ａ−Si層８のエッチングにより半導体層４が
侵されることがなく、良好な半導体層４を得ることがで
きる。このように遮光ブロッキング層11は半導体層４に
対する遮光および保護を兼ねるので、従来のようにブロ
ッキング層５と遮光層10とを別々に設ける必要がなく、
しかも遮光層10をソース電極６およびドレイン電極７の
上に絶縁膜９を介して形成する必要もないため、構造が
極めて簡単となり、製造工程の簡素化を図ることができ
る。特に、遮光ブロッキング層11は感光性を有する樹脂
よりなるので、その形成時にはフォトレジスト等を用い
ずに、直接フォトマスクを介して露光し現像することに
より形成することができるので、より一層、製造工程の
簡略化を図ることができる。
［実施例］ 次に、第２図を参照して、この考案の第２実施例を説
明する。この場合、上述した参考例と同一部分には同一
符号を付し、その説明は省略する。
明する。この場合、上述した参考例と同一部分には同一
符号を付し、その説明は省略する。
この実施例は遮光ブロッキング層12を絶縁膜13と遮光
層14との２層構造にしたものであり、半導体層４上に絶
縁層13を形成し、この絶縁層13上に遮光層14を形成した
構成となっている。すなわち、絶縁層13は染色不可能な
有機または無機等の材料よりなり、遮光層14の染色時に
染料による半導体層４へ悪影響を防ぐものである。遮光
層14は感光性のない染色可能なカゼイン、グリュー等の
タンパク質系の有機樹脂よりなり、上述した参考例と同
様に、染色液に漬けて染色することにより遮光性を有す
る。
層14との２層構造にしたものであり、半導体層４上に絶
縁層13を形成し、この絶縁層13上に遮光層14を形成した
構成となっている。すなわち、絶縁層13は染色不可能な
有機または無機等の材料よりなり、遮光層14の染色時に
染料による半導体層４へ悪影響を防ぐものである。遮光
層14は感光性のない染色可能なカゼイン、グリュー等の
タンパク質系の有機樹脂よりなり、上述した参考例と同
様に、染色液に漬けて染色することにより遮光性を有す
る。
このような遮光ブロッキング層12を形成する場合に
は、半導体層４上に絶縁層13の膜を形成するとともに、
この絶縁層13の膜上に遮光層14の有機樹脂膜を積層形成
し、フォトリソグラフィ法により有機樹脂膜上にフォト
レジスト層をパターン形成し、このフォトレジスト層を
マスクとして有機樹脂膜および絶縁層13の膜を順に連続
してエッチングし、不要な部分を除去する。これによ
り、半導体層４上に絶縁層13および遮光層14を積層して
なる２層構造の遮光ブロッキング層12がパターン形成さ
れる。
は、半導体層４上に絶縁層13の膜を形成するとともに、
この絶縁層13の膜上に遮光層14の有機樹脂膜を積層形成
し、フォトリソグラフィ法により有機樹脂膜上にフォト
レジスト層をパターン形成し、このフォトレジスト層を
マスクとして有機樹脂膜および絶縁層13の膜を順に連続
してエッチングし、不要な部分を除去する。これによ
り、半導体層４上に絶縁層13および遮光層14を積層して
なる２層構造の遮光ブロッキング層12がパターン形成さ
れる。
したがって、このように構成された薄膜トランジスタ
においては、遮光ブロッキング層12の遮光層14により外
部からの光を遮蔽することができるので、上述した参考
例と同様に、光による半導体層４の誤動作を確実に防ぐ
ことができる。また、遮光ブロッキング層12は絶縁層13
と遮光層14とを積層した２層構造であるが、上述したよ
うに１回のフォトリソグラフィ法によりパターン形成す
ることができるので、上述した第１実施例と同様に、製
造工程の簡素化を図ることができる。特に、遮光ブロッ
キング層12は絶縁層13上に遮光層14を形成したので、遮
光層14を染色する際に、染料として半導体層４に悪影響
をおよぼす重金属（例えば、Naイオン等）を含むんでい
ても、絶縁層13で保護することができ、良好に遮光層14
を染色することができる。
においては、遮光ブロッキング層12の遮光層14により外
部からの光を遮蔽することができるので、上述した参考
例と同様に、光による半導体層４の誤動作を確実に防ぐ
ことができる。また、遮光ブロッキング層12は絶縁層13
と遮光層14とを積層した２層構造であるが、上述したよ
うに１回のフォトリソグラフィ法によりパターン形成す
ることができるので、上述した第１実施例と同様に、製
造工程の簡素化を図ることができる。特に、遮光ブロッ
キング層12は絶縁層13上に遮光層14を形成したので、遮
光層14を染色する際に、染料として半導体層４に悪影響
をおよぼす重金属（例えば、Naイオン等）を含むんでい
ても、絶縁層13で保護することができ、良好に遮光層14
を染色することができる。
なお、上述した各実施例では半導体層４をアモルファ
ス・シリコンで形成したが、ポリシリコン（多結晶シリ
コン）で形成してもよい。
ス・シリコンで形成したが、ポリシリコン（多結晶シリ
コン）で形成してもよい。
［考案の効果］ 以上詳細に説明したように、この考案の薄膜トランジ
スタは、ソース、ドレイン電極とシリコン半導体層間に
ｎ＋シリコン半導体層が介在され、且つ、前記シリコン
半導体層上に、実質的に遮光機能を有しない層と遮光機
能を有する有機樹脂層からなるブロッキング層が形成さ
れ、前記ソース、ドレイン電極および前記ｎ＋シリコン
半導体層が前記ブロッキング層上で分離されているもの
であるから、光による誤動作を防止するための遮光機能
を有する薄膜トランジスタにおいて、遮光層によるトラ
ンジスタへの悪影響を防止し、且つ、高い信頼性をもっ
て生産できるという効果を奏するものである。
スタは、ソース、ドレイン電極とシリコン半導体層間に
ｎ＋シリコン半導体層が介在され、且つ、前記シリコン
半導体層上に、実質的に遮光機能を有しない層と遮光機
能を有する有機樹脂層からなるブロッキング層が形成さ
れ、前記ソース、ドレイン電極および前記ｎ＋シリコン
半導体層が前記ブロッキング層上で分離されているもの
であるから、光による誤動作を防止するための遮光機能
を有する薄膜トランジスタにおいて、遮光層によるトラ
ンジスタへの悪影響を防止し、且つ、高い信頼性をもっ
て生産できるという効果を奏するものである。
第１図はこの考案の参考例である薄膜トランジスタの拡
大断面図、第２図は実施例の薄膜トランジスタの拡大断
面図、第３図は従来例を示す薄膜トランジスタの拡大断
面図である。 １……ガラス基板、２……ゲート電極、３……ゲート絶
縁膜、４……半導体層、６……ソース電極、７……ドレ
イン電極、11、12……遮光ブロッキング層。
大断面図、第２図は実施例の薄膜トランジスタの拡大断
面図、第３図は従来例を示す薄膜トランジスタの拡大断
面図である。 １……ガラス基板、２……ゲート電極、３……ゲート絶
縁膜、４……半導体層、６……ソース電極、７……ドレ
イン電極、11、12……遮光ブロッキング層。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−43177（ＪＰ，Ａ) 特開 平１−52129（ＪＰ，Ａ) 特開 昭60−182773（ＪＰ，Ａ) 特開 昭63−157476（ＪＰ，Ａ) 特開 昭59−204274（ＪＰ，Ａ) 実開 昭62−186445（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】基板上にゲート電極、ゲート絶縁膜、シリ
コン半導体層、およびソース、ドレイン電極をこの順に
積層してなる薄膜トランジスタにおいて、 前記ソース、ドレイン電極と前記シリコン半導体層間に
ｎ＋シリコン半導体層が介在され、且つ、前記シリコン
半導体層上に、実質的に遮光機能を有しない層と遮光機
能を有する有機樹脂層からなるブロッキング層が形成さ
れ、前記ソース、ドレイン電極および前記ｎ＋シリコン
半導体層が前記ブロッキング層上で分離されていること
を特徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989026581U JP2560602Y2 (ja) | 1989-03-10 | 1989-03-10 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989026581U JP2560602Y2 (ja) | 1989-03-10 | 1989-03-10 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02118954U JPH02118954U (ja) | 1990-09-25 |
| JP2560602Y2 true JP2560602Y2 (ja) | 1998-01-26 |
Family
ID=31248339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989026581U Expired - Lifetime JP2560602Y2 (ja) | 1989-03-10 | 1989-03-10 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560602Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR20130140185A (ko) * | 2012-01-20 | 2013-12-23 | 파나소닉 주식회사 | 박막 트랜지스터 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0695574B2 (ja) * | 1984-12-19 | 1994-11-24 | 松下電器産業株式会社 | 薄膜電界効果トランジスタの製造方法 |
| JPS63157476A (ja) * | 1986-12-22 | 1988-06-30 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ |
| JPS63237033A (ja) * | 1987-03-26 | 1988-10-03 | Seiko Instr & Electronics Ltd | 薄膜トランジスタの製造方法 |
-
1989
- 1989-03-10 JP JP1989026581U patent/JP2560602Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02118954U (ja) | 1990-09-25 |
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