JP2558958B2 - メモリ制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像信号データをシャ
フリング、またはデシャフリングするメモリ制御装置に
関する。

【０００２】

【従来の技術】一般に、映像信号を磁気テープなどを用
いて記録再生する際、再生時にテープの傷，外乱などに
よりドロップアウトが発生する。ドロップアウトが発生
すると映像信号を再現できない。特に、バースト状の大
きなドロップアウトが発生した場合、ドロップアウトの
周辺の映像信号データからドロップアウト区間の映像信
号データを予測することは不可能である。このような課
題を解決するために、入力映像信号を複数ブロックに分
割し、その順序を変更して記録し、再生時に元に戻すシ
ャフリング記録が知られている。

【０００３】図８に外部からのアドレス制御を必要とす
るメモリ（以下、外部アドレスメモリと略す。）を用い
たシャフリングを行うメモリ制御装置のブロック図を示
す。１１は映像信号データ入力端子、１２は外部アドレ
スメモリ、１３は外部アドレスメモリの出力データに同
期信号などを付加する信号変換器、１４は外部アドレス
メモリの書き込みを制御する書き込み制御信号発生器、
１５は外部アドレスメモリの読み出しを制御する読み出
し制御信号発生器、１６は映像信号データ出力端子であ
る。ここで、外部アドレスメモリ１２は書き込み制御信
号としてライトアドレス，ライトイネーブル，ライトク
ロックを、読み出し制御信号としてリードアドレス，リ
ードイネーブル，リードクロックを必要とする。その動
作は、ライトイネーブルが「１」のとき、ライトクロッ
クに同期して、そのライトクロックの示すライトアドレ
スに映像信号データを書き込む。また、リードイネーブ
ルが「１」の時、リードクロックに同期して、そのリー
ドクロックが示すリードアドレスに記憶されている映像
信号データを読み出す。

【０００４】以下、図９〜図１１を参照しながら１ライ
ンごとにシャフリングを行うラインシャフリングのメモ
リ制御装置について説明する。

【０００５】図９はメモリの書き込み動作を示すタイミ
ング図であり、外部アドレスメモリを３個用いてシャフ
リングを行う。３個のメモリをメモリ１，メモリ２，メ
モリ３とする。図９で示すＷＥ１はメモリ１のライトイ
ネーブル信号、ＷＥ２はメモリ２のライトイネーブル信
号、ＷＥ３はメモリ３のライトイネーブル信号、ＷＡＤ
Ｓはメモリ１，メモリ２，メモリ３の共通のライトアド
レスであり、そのライトアドレスを２７分割し、各々を
Ａ１（Ｋ），Ａ２（Ｋ），…，Ａ２７（Ｋ）で表す。ま
た、入力映像信号データを１ラインごとに（３×２７）
個に分割し、図９に示すように１分割ごとにＹ（１，
１）〜Ｙ（１，２７），Ｙ（２，１）〜Ｙ（２，２
７），Ｙ（３，１）〜Ｙ（３，２７）とする。これらの
分割された映像信号データを図９に示すＷＥ１，ＷＥ
２，ＷＥ３，ＷＡＤＳに従って３個のメモリに書き込ん
でいく。

【０００６】映像信号が書き込まれたメモリの状態図を
図１０に示す。図１０に示すように、メモリ１のアドレ
スＡ１（Ｋ）には映像信号データＹ（１，１）、メモリ
１のアドレスＡ２（Ｋ）には映像信号データＹ（１，
２）、メモリ２のアドレスＡ１（Ｋ）には映像信号デー
タＹ（２，１）、メモリ３のアドレスＡ１（Ｋ）には映
像信号データＹ（３，１）（以下、略す。）が書き込ま
れている。

【０００７】図１１はメモリの読み出し動作を示すタイ
ミング図である。ＲＥ１はメモリ１のリードイネーブ
ル、ＲＥ２はメモリ２のリードイネーブル、ＲＥ３はメ
モリ３のリードイネーブル、ＲＡＤＳはメモリ１，メモ
リ２，メモリ３共通のリードアドレスであり、ライトア
ドレス同様２７個に分割し、それらをＡ１（Ｋ），Ａ２
（Ｋ），…，Ａ２７（Ｋ）と表す。読み出しはメモリ
１，メモリ２，メモリ３と順に読み出し図１１に示す出
力映像信号を得る。

【０００８】

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、外部アドレスメモリを用いているため、
メモリの制御にライトアドレス，リードアドレスを必要
とし、メモリ制御が複雑で、メモリ制御信号数が多く、
実装面積も大きくなるという問題点があった。

【０００９】また、内部にアドレスカウント機能を有す
るメモリ（以下、内部アドレスメモリと略す。）を用い
た場合には、メモリへの書き込み禁止区間、メモリから
の読み出し禁止区間を制限されているので、シャフリン
グ，デシャフリングを行う場合、前記の書き込み禁止区
間，読み出し禁止区間のため、その範囲が制限されると
いう問題点があった。

【００１０】本発明はこのような問題点を解消し、制御
が容易で、実装面積も小さく、内部アドレスメモリを用
いて広範囲なシャフリング，デシャフリングを行うメモ
リ制御装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】上記目的を達成するため
本発明のメモリ制御装置は、（Ｎ１×Ｎ２）ブロックの
有効信号データと（Ｎ１×Ｎ３）ブロックの無効信号デ
ータを書き込むＮ１個の内部アドレスメモリと、前記Ｎ
１個の内部アドレスメモリの書き込みを制御する書き込
み制御信号発生器と、前記Ｎ１個の内部アドレスメモリ
の読み出しを制御する読み出し制御信号発生器と、前記
Ｎ１個のメモリの出力の無効信号データを別信号に変換
する信号変換器とを有し、その制御法として前記映像信
号の垂直ブランク区間のデータを無効信号データとして
有効信号データとともに振り分けてＮ１個のメモリに書
き込む場合、読み出しは１個のメモリから有効信号デー
タを読み出した後は、前記メモリ以外の（Ｎ１−１）個
のメモリのうち、少なくとも１個のメモリから無効信号
データが出力の映像信号の水平ブランク区間に読み出さ
れる。

【００１２】また、映像信号の水平ブランク区間のデー
タを無効信号データとしてＮ１個のメモリに書き込む場
合、１個のメモリに有効信号データが書き込まれた後
は、前記メモリ以外の（Ｎ１−１）個のメモリのうち、
少なくとも１個のメモリに無効信号データが書き込ま
れ、Ｎ１個のメモリから出力映像信号の有効ラインには
有効信号データが、出力映像信号の垂直ブランク区間に
は無効信号データが振り分けて読み出される。

【００１３】

【作用】上記の構成により、映像信号の垂直ブランク区
間のデータを無効信号データとして、有効ラインのデー
タは有効信号データとして一定の規則で振り分けてＮ１
個の内部アドレスメモリに書き込み、その読み出しは、
１個の内部アドレスメモリから有効信号データが読み出
された後、別の内部アドレスメモリから無効信号データ
を出力映像信号の水平ブランク区間に読み出して内部ア
ドレスメモリの読み出し禁止区間を短く設定している。

【００１４】また、映像信号の有効信号データを１個の
内部アドレスメモリに書き込んだ後、映像信号の水平ブ
ランク区間の無効信号データを別の内部アドレスメモリ
に書き込み、その読み出しは、Ｎ１個の内部アドレスメ
モリに書き込まれた無効信号データを出力映像信号の垂
直ブランク区間に、有効信号データは出力映像信号の有
効ラインに振り分けて読み出して内部アドレスメモリの
書き込み禁止区間を短く設定している。

【００１５】

【実施例】以下、図面に基づいて本発明のさらに詳しい
説明をする。

【００１６】図１に本発明の実施例におけるメモリ制御
装置全体のブロック図を示す。１は映像信号データ入力
端子、２はシャフリング，デシャフリングを行うための
内部アドレスメモリ、３は内部アドレスメモリの出力映
像信号データの水平ブランク区間、または垂直ブランク
区間にブランク信号，同期信号などを付加する信号変換
器、４は内部アドレスメモリ２の書き込みを制御する書
き込み制御信号発生器であり、リセットライト信号，ラ
イトイネーブル信号，ライトクロックを発生する。５は
内部アドレスメモリの読み出しを制御する読み出し制御
信号発生器であり、リセットリード信号，リードイネー
ブル信号，リードクロック信号を発生する。６は映像信
号データ出力端子である。ここで、内部アドレスメモリ
２の動作について説明する。リセットライト信号により
内部の書き込みアドレスがイニシャライズされ、ライト
イネーブル信号が「１」の時のみライトクロックに同期
して内部の書き込みアドレスが１番地ずつ増加すると同
時に、その内部の書き込みアドレスに映像信号データが
書き込まれる。また、リセットリード信号により内部の
読み出しアドレスがイニシャライズされ、リードイネー
ブル信号が「１」の時のみリードクロックに同期して内
部の読み出しアドレスが１番地ずつ増加すると同時に、
その内部読み出しアドレスと一致した内部書き込みアド
レスに書き込まれている映像信号データが読み出され
る。

【００１７】以上のように構成されたメモリ制御装置の
第１の実施例について、以下その動作について説明す
る。

【００１８】入力端子１に入力された映像信号データ
は、まず書き込み制御信号発生器４から出力されるリセ
ットライト信号，ライトイネーブル信号，ライトクロッ
クに従い、有効信号データ、垂直ブランク部の無効信号
データが内部アドレスメモリ２に書き込まれる。内部ア
ドレスメモリ２に書き込まれた映像信号データは、読み
出し制御信号発生器５から出力されるリセットリード信
号，リードイネーブル信号，リードクロックに従い、有
効信号データは出力映像信号の有効信号部に、無効信号
データは出力映像信号の水平ブランク部に出力される。
内部アドレスメモリ２の出力する映像信号データは信号
変換器３において、ブランク部が同期信号などに置換さ
れ、出力端子６より出力される。

【００１９】図２〜図４は図１の構成を持つメモリ制御
装置のタイミング図であり、入力映像信号をフィールド
ごとに１ラインを１ブロックとしてラインシャフリング
し、その方法は有効ラインを３の剰余系に従い３つの群
に分類し、それらを時系列で出力している。例えば、有
効ラインが１フィールドに９ラインあったとし、「１，
２，３，４，５，６，７，８，９」と入力されるとすれ
ば、その出力は「１，４，７，２，５，８，３，６，
９」と出力される。本実施例は１フィールドに有効ライ
ンが（３×２７）ラインあり、それらを３の剰余系に従
いシャフリングしている。

【００２０】図２は第１の実施例の書き込み動作を示す
タイミング図である。本実施例では、メモリを３個使用
し、それらをメモリ１，メモリ２、メモリ３とする。図
２のＷＥ１はメモリ１のライトイネーブル信号、ＷＥ２
はメモリ２のライトイネーブル信号、ＷＥ３はメモリ３
のライトイネーブル信号、ＲＳＴＷ１はメモリ１のリセ
ットライト信号、ＲＳＴＷ２はメモリ２のリセットライ
ト信号、ＲＳＴＷ３はメモリ３のリセットライト信号で
ある。また、入力映像信号を１フィールドごとに有効信
号データを１水平ラインの有効信号部を１ブロックと
し、（３×２７）ブロックに分割し、無効信号データは
垂直ブランク部を（３×５４）ブロックに分割してい
る。分割された有効映像信号データＹ（１，１）〜Ｙ
（１，２７），Ｙ（２，１）〜Ｙ（２，２７），Ｙ
（３，１）〜Ｙ（３，２７）と無効信号データＭ（１，
１）〜Ｍ（１，５４），Ｍ（２，１）〜Ｍ（２，５
４），Ｍ（３，１）〜Ｍ（３，５４）のうち、Ｙ（１，
１），Ｙ（１，２），…，Ｙ（１，２７），Ｍ（１，
１），Ｍ（１，２），…，Ｍ（１，５４）はＷＥ１とＲ
ＳＴＷ１で示すタイミングに従いメモリ１に書き込まれ
る。Ｙ（２，１），Ｙ（２，２），…，Ｙ（２，２
７），Ｍ（２，１），Ｍ（２，２），…，Ｍ（２，５
４）はＷＥ２とＲＳＹＷ２に従いメモリ２に書き込まれ
る。Ｙ（３，１），Ｙ（３，２），…，Ｙ（３，２
７），Ｍ（３，１），Ｍ（３，２），…，Ｍ（３，５
４）はＷＥ３とＲＳＴＷ３に従いメモリ３に書き込まれ
る。

【００２１】図３に映像信号データが書き込まれたメモ
リの状態図を示す。図３に示すように、メモリの内部書
き込みアドレスの前半には有効信号データが、後半には
無効信号データが書き込まれている。

【００２２】図４は第１の実施例の読み出し動作を示す
タイミング図である。ＲＥ１はメモリ１のリードイネー
ブル信号、ＲＥ２はメモリ２のリードイネーブル信号、
ＲＥ３はメモリ３のリードイネーブル信号、ＲＳＴＲ１
はメモリ１のリセットリード信号、ＲＳＴＲ２はメモリ
２のリセットリード信号、ＲＳＴＲ３はメモリ３のリセ
ットリード信号である。図４に示すように、１個のメモ
リから有効信号データ１ブロックが読み出された後に
は、必ず他の２個のメモリから出力映像信号の水平ブラ
ンクに無効信号データが読み出されている。例えば、メ
モリ１からＹ（１，１）が読み出された後にはメモリ２
からＭ（２，２８）が、メモリ３からＭ（３，１）が読
み出される。このように、有効信号データを読み出さな
い区間では無効信号データを読み出すことで、メモリの
読み出し動作の禁止区間を短く設定している。

【００２３】図５〜図７は図１のように構成された本発
明の第２の実施例のタイミング図であり、３個の内部ア
ドレスメモリを用いて、第１の実施例によりシャフリン
グされた映像信号を元に戻すデシャフリングをしてい
る。

【００２４】図５は第２の実施例の書き込み動作を示す
タイミング図であり、ＷＥ１はメモリ１のライトイネー
ブル信号、ＷＥ２はメモリ２のライトイネーブル信号、
ＷＥ３はメモリ３のライトイネーブル信号、ＲＳＴＷ１
はメモリ１のリセットライト信号、ＲＳＴＷ２はメモリ
２のリセットライト信号、ＲＳＴＷ３はメモリ３のリセ
ットライト信号である。

【００２５】図５に示すように、１個の内部アドレスメ
モリに１水平ラインの有効信号部が書き込まれると、他
の２個のメモリに入力映像信号の水平ブランク部が無効
信号部として書き込まれる。このようにして書き込まれ
たメモリの内部状態図を図６に示す。

【００２６】図７は第２の実施例の読み出しのタイミン
グ図であり、ＲＥ１はメモリ１のリードイネーブル信
号、ＲＥ２はメモリ２のリードイネーブル信号，ＲＥ３
はメモリ３のリードイネーブル信号、ＲＳＴＲ１はメモ
リ１のリセットリード信号、ＲＳＴＲ２はメモリ２のリ
セットリード信号、ＲＳＴＲ３はメモリ３のリセットリ
ード信号である。図７に示すように、有効信号部は出力
映像信号の有効ラインに、無効信号部は出力映像信号の
垂直ブランク区間に振り分けて読み出される。このよう
に、有効信号データを書き込まない区間では無効信号デ
ータを書き込むことでメモリの書き込み動作の禁止区間
を短く設定している。

【００２７】以上のように本実施例では広範囲にわたる
シャフリング、またはデシャフリングに用いるメモリ制
御装置を、内部アドレスメモリを用いることで小型化す
ることが可能である。

【００２８】

【発明の効果】以上説明したように本発明によれば、映
像信号の有効信号データと映像信号の垂直ブランク区間
の無効信号データを振り分けて複数個のメモリに書き込
み、それぞれのメモリから有効信号データ，無効信号デ
ータを順に読み出し、無効信号データは出力映像信号の
水平ブランク区間に読み出すので、メモリの読み出し動
作の禁止区間を短く設定できる。また、映像信号の有効
信号データを１個の内部アドレスメモリに書き込んだ後
は、映像信号の水平ブランク部を無効信号データとして
別のメモリに書き込み、それぞれのメモリから有効信号
データは出力映像信号の有効ラインに、無効信号データ
は出力映像信号の垂直ブランク区間に振り分けて読み出
すので、メモリの書き込み動作の禁止区間を短く設定で
きる。よって、シャフリングメモリとして内部アドレス
メモリの使用が可能であり、制御信号が少なく、実装面
積も小さい合理化されたメモリ制御装置が可能である。

【図面の簡単な説明】

【図１】本発明における第１，第２の実施例のメモリ制
御装置の構成を示すブロック図

【図２】第１の実施例におけるメモリ制御装置の書き込
み動作を説明するためのタイミング図

【図３】第１の実施例におけるメモリの書き込み状態を
示す状態図

【図４】第１の実施例におけるメモリ制御装置の読み出
し動作を説明するためのタイミング図

【図５】本発明の第２の実施例におけるメモリ制御装置
の書き込み動作を説明するためのタイミング図

【図６】第２の実施例におけるメモリの書き込み状態を
示す状態図

【図７】第２の実施例におけるメモリ制御装置の読み出
し動作を説明するためのタイミング図

【図８】従来のメモリ制御装置の構成を示すブロック図

【図９】従来のメモリ制御装置の書き込み動作を説明す
るためのタイミング図

【図１０】従来例におけるメモリの書き込み状態を示す
状態図

【図１１】従来のメモリ制御装置の読み出し動作を説明
するためのタイミング図

【符号の説明】

１ 映像信号入力端子 ２ 内部アドレスメモリ ３ 信号変換器 ４ 書き込み制御信号発生器 ５ 読み出し制御信号発生器 ６ 映像信号出力端子

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】映像信号を少なくとも１フィールド毎に、
   Ｎ１（Ｎ１個は自然数）のブロックにラインシャフリン
   グする信号処理装置において、 内部にアドレスカウント機能を有し、かつ非活性時間Ｔ
   を制限されたＮ１個のメモリと、 （Ｎ１＊Ｎ２）本（Ｎ２は自然数で、１ブロック当りの
   有効ライン数）で構成される水平ラインのシャフリング
   すべき映像信号の有効データ部を前記Ｎ１個のメモリに
   分割して、それぞれのメモリにＮ１ライン周期で、１ラ
   イン毎に合計Ｎ２ライン書き込むようにメモリの書き込
   みの制御を行う有効データのメモリ書き込み制御部と、 （Ｎ１＊Ｎ３）（Ｎ３は自然数）個の垂直ブランキング
   部のデータを、前記Ｎ１個のメモリに分割して、それぞ
   れのメモリにＮ３個のデータを書き込むように、メモリ
   の書き込みの制御を行う無効データのメモリ書き込み制
   御部と、 前記有効データのメモリ書き込み制御部及び無効データ
   のメモリ書き込み制御部により書き込まれたＮ１個のメ
   モリから、それぞれＮ２ラインの有効データ部を読み出
   すように制御する有効データのメモリ読みだし制御部
   と、 前記Ｎ１個のメモリの内、１つのメモリＡが水平ライン
   の有効データ部の読みだし動作をしている場合、他の
   （Ｎ１ー１）個のメモリが、最大Ｔ時間、読みだし動作
   を停止しないよう、（Ｎ１−１）個のメモリより、メモ
   リに書き込まれた映像信号の垂直ブランキング部の無効
   データを、メモリＡより読みだされた映像信号の有効デ
   ータ部の後の水平ブランキング部に読みだすように、前
   記メモリの読みだしを制御する無効データのメモリ読み
   だし制御部と、 前記Ｎ１個のメモリより、映像信号の水平ブランキング
   に読みだされた無効データを変換する信号変換部とを有
   するメモリ制御装置。
2. 【請求項２】映像信号を少なくとも１フィールド毎に、
   Ｎ１ブロック（Ｎ１は自然数）にラインシャフリングす
   る信号処理装置において、 内部にアドレスカウント機能を有し、かつ非活性時間Ｔ
   を制限されたＮ１個のメモリと、 （Ｎ１＊Ｎ２）本（Ｎ２は自然数で１ブロック当りの有
   効ライン数を示す）） の水平ラインのシャフリングすべ
   き映像信号の有効データ部を前記Ｎ１個のメモリに分割
   して、それぞれＮ２ラインずつ連続して書き込む有効デ
   ータのメモリ書き込み制御部と、 前記Ｎ２の有効ラインを書き込んだ後は、（Ｎ１＊Ｎ
   ３）個（Ｎ３は自然数）の無効部のデータとして、それ
   ぞれのメモリにつき、Ｎ３個ずつ映像信号の水平ライン
   の水平ブランク部のデータを書き込むことを特徴とし、
   前記Ｎ１個のメモリの内、１つのメモリＡが前記水平ラ
   インの有効データ部を書き込んでいる時は、他の（Ｎ１
   −１）個のメモリは、メモリの書き込み停止禁止時間Ｔ
   を超えないように、水平ラインの水平ブランキング部の
   無効データを書き込むように、前記Ｎ１個のメモリの書
   き込みを制御する無効データのメモリ書き込み制御部
   と、 前記Ｎ１個のメモリの読みだしは、Ｎ１ラインの周期で
   Ｎ１個のメモリから、１ラインずつ順番によみだす有効
   データのメモリ読みだし制御部と、 前記Ｎ１個のメモリから合計（Ｎ１＊Ｎ２）ラインの映
   像信号の有効データ部を読みだした後に、Ｎ１個のメモ
   リから（Ｎ１＊Ｎ３）個の無効データを、映像信号の垂
   直ブランク部に読みだすように、Ｎ１個のメモリを制御
   する無効データのメモリ読みだし制御部と、 前記Ｎ１個のメモリより、映像信号の垂直ブランキング
   に読みだされた無効データを変換する信号変換部とを有
   する メモリ制御装置。