JP2553175B2 - オーバーフロー検出回路 - Google Patents
オーバーフロー検出回路Info
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- JP2553175B2 JP2553175B2 JP63301996A JP30199688A JP2553175B2 JP 2553175 B2 JP2553175 B2 JP 2553175B2 JP 63301996 A JP63301996 A JP 63301996A JP 30199688 A JP30199688 A JP 30199688A JP 2553175 B2 JP2553175 B2 JP 2553175B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサにおける演算論理回路に
関し、特にそのシフトレジスタのオーバフローを検出す
る回路に関するものである。
関し、特にそのシフトレジスタのオーバフローを検出す
る回路に関するものである。
〔従来の技術〕 第２図は従来の演算論理回路の一例を示す構成図であ
る。同図において、SFTはシフター、GRはシフトレジス
タ、ALUはデータ処理実行部（Arithmetic and Logic Un
it）、SOVFはシフトレジスタのオーバフローを検出する
オーバフロー検出回路、PEはシフトレジスタの最上位ビ
ットの位置を検出する優先順位付け回路（プライオリテ
ィエンコーダ）、CTRはコントロール回路、DB1は第一デ
ータバス、DB2は第二データバスである。
る。同図において、SFTはシフター、GRはシフトレジス
タ、ALUはデータ処理実行部（Arithmetic and Logic Un
it）、SOVFはシフトレジスタのオーバフローを検出する
オーバフロー検出回路、PEはシフトレジスタの最上位ビ
ットの位置を検出する優先順位付け回路（プライオリテ
ィエンコーダ）、CTRはコントロール回路、DB1は第一デ
ータバス、DB2は第二データバスである。
第３図は第２図のオーバフロー検出回路SOVFの検出原
理を示す説明図、第４図は第３図の検出原理に基づき構
成された実際のオーバフロー検出回路のブロック図であ
る。
理を示す説明図、第４図は第３図の検出原理に基づき構
成された実際のオーバフロー検出回路のブロック図であ
る。
第３図に示すように、オーバフロー検出回路SOVFはシ
フトレジスタGRの最も上位のビット位置MSB（図では、3
1ビット目の位置）のデータと、これ以外のビット位置
（30〜０ビット目の位置）のそれぞれのデータとの排他
論理和をとり、さらにこれら排他論理和の結果の全ての
論理和をとり、この結果がローレベル（以下、Ｌと記
す）であればシフトレジスタがオーバフロー状態にある
と判断する。
フトレジスタGRの最も上位のビット位置MSB（図では、3
1ビット目の位置）のデータと、これ以外のビット位置
（30〜０ビット目の位置）のそれぞれのデータとの排他
論理和をとり、さらにこれら排他論理和の結果の全ての
論理和をとり、この結果がローレベル（以下、Ｌと記
す）であればシフトレジスタがオーバフロー状態にある
と判断する。
実際のオーバフロー検出回路は、第４図に示すよう
に、排他論理和回路EXOR0〜EXOR30、論理和回路OR1の他
に、論理積回路AND0〜AND30及びマスクパターンジェネ
レータMPGとを備えた回路として構成される。このマス
クパターンジェネレータMPGは、第５図の真理値表のよ
うに、５ビットのデータを31ビットのデータに変換し、
この31ビットのデータを論理積回路AND0〜AND30に出力
するものであり、オーバフロー値を設定するためのもの
である。論理積回路AND0〜AND30は、排他論理和回路EXO
R0〜EXOR30の出力とマスクパターンジェネレータMPGの
出力との論理積をとり、この演算結果を論理和回路OR1
に出力する。ここで論理積値の全ての論理和をとって、
この論理和がローレベル（以下、Ｌと記す）であればシ
フトレジスタがオーバフロー状態にあると判断する。
に、排他論理和回路EXOR0〜EXOR30、論理和回路OR1の他
に、論理積回路AND0〜AND30及びマスクパターンジェネ
レータMPGとを備えた回路として構成される。このマス
クパターンジェネレータMPGは、第５図の真理値表のよ
うに、５ビットのデータを31ビットのデータに変換し、
この31ビットのデータを論理積回路AND0〜AND30に出力
するものであり、オーバフロー値を設定するためのもの
である。論理積回路AND0〜AND30は、排他論理和回路EXO
R0〜EXOR30の出力とマスクパターンジェネレータMPGの
出力との論理積をとり、この演算結果を論理和回路OR1
に出力する。ここで論理積値の全ての論理和をとって、
この論理和がローレベル（以下、Ｌと記す）であればシ
フトレジスタがオーバフロー状態にあると判断する。
また、優先順位付け回路PEは、シフトレジスタGRの最
上位ビットがMSBから何桁目にあるかを検出し、第６図
の真理値表に示すように対応する５ビットの信号を出力
する。
上位ビットがMSBから何桁目にあるかを検出し、第６図
の真理値表に示すように対応する５ビットの信号を出力
する。
しかしながら、上記従来例においては、オーバフロー
検出回路SOVFを優先順位付け回路PEから独立して備えな
ければならず、演算論理回路を構成する上で回路面積が
大きくなる問題があった。
検出回路SOVFを優先順位付け回路PEから独立して備えな
ければならず、演算論理回路を構成する上で回路面積が
大きくなる問題があった。
そこで、本発明は上記したような従来技術の課題を解
決するためになされたもので、その目的とするところ
は、オーバフロー検出回路の回路面積を小さくし、より
小型化された演算論理回路を提供することにある。
決するためになされたもので、その目的とするところ
は、オーバフロー検出回路の回路面積を小さくし、より
小型化された演算論理回路を提供することにある。
本発明のオーバーフロー検出回路は、複数ビットから
なる入力データが入力される入力端子と、前記入力端子
と接続され、前記入力データの最上位ビットの論理値
と、前記入力データの最上位ビット以外のそれぞれのビ
ットの論理値との排他的論理和を実行する排他的論理和
回路と、制御信号に応答して前記入力データ又は前記排
他的論理和回路の出力を選択的に出力する選択回路と、
前記選択回路の出力が入力され、前記選択回路の出力の
最上位ビットの論理値が第１の論理値の場合、前記選択
回路の出力の最上位ビットを除くビットの内、前記第１
の論理値であるビットの論理値を第２の論理値に変換
し、これに基づく信号を出力し、前記選択回路の最上位
ビットの論理値が前記第２の論理値の場合、前記選択回
路の出力の各ビットの内、前記第１の論理値であるビッ
トであって、前記選択回路の出力の最上位ビットに最も
近いビットを除いたビットの論理値を前記第２の論理値
に変換し、これに基づく信号を出力する優先順位付け回
路と、前記選択回路が前記排他的論理和回路の出力を選
択した場合、前記優先順位付け回路の出力と所定と値と
を比較し、比較結果に応じた信号を出力する比較回路と
を有することを特徴とする。
なる入力データが入力される入力端子と、前記入力端子
と接続され、前記入力データの最上位ビットの論理値
と、前記入力データの最上位ビット以外のそれぞれのビ
ットの論理値との排他的論理和を実行する排他的論理和
回路と、制御信号に応答して前記入力データ又は前記排
他的論理和回路の出力を選択的に出力する選択回路と、
前記選択回路の出力が入力され、前記選択回路の出力の
最上位ビットの論理値が第１の論理値の場合、前記選択
回路の出力の最上位ビットを除くビットの内、前記第１
の論理値であるビットの論理値を第２の論理値に変換
し、これに基づく信号を出力し、前記選択回路の最上位
ビットの論理値が前記第２の論理値の場合、前記選択回
路の出力の各ビットの内、前記第１の論理値であるビッ
トであって、前記選択回路の出力の最上位ビットに最も
近いビットを除いたビットの論理値を前記第２の論理値
に変換し、これに基づく信号を出力する優先順位付け回
路と、前記選択回路が前記排他的論理和回路の出力を選
択した場合、前記優先順位付け回路の出力と所定と値と
を比較し、比較結果に応じた信号を出力する比較回路と
を有することを特徴とする。
本発明のオーバーフロー検出回路において、シフトレ
ジスタ等のオーバーフローを検出する場合、選択回路が
排他的論理和回路の出力を選択出力し、優先順位付け回
路が選択回路の出力に基づいて処理を実行し、比較回路
が、優先順位付け回路の出力と所定の値とを比較するこ
とで、オーバーフローしているか否かを示す信号を出力
する。
ジスタ等のオーバーフローを検出する場合、選択回路が
排他的論理和回路の出力を選択出力し、優先順位付け回
路が選択回路の出力に基づいて処理を実行し、比較回路
が、優先順位付け回路の出力と所定の値とを比較するこ
とで、オーバーフローしているか否かを示す信号を出力
する。
一方、CPUに入力される複数の割込み信号の優先順位
を決定するための信号を生成する場合、選択回路が入力
データを選択出力し、優先順位付け回路が、選択回路の
出力に基づいて処理を実行し、優先順位を決定するため
の信号を生成する。
を決定するための信号を生成する場合、選択回路が入力
データを選択出力し、優先順位付け回路が、選択回路の
出力に基づいて処理を実行し、優先順位を決定するため
の信号を生成する。
以下に本発明を図示の実施例に基づいて説明する。
第１図は本発明に係る演算論理回路の構成を示すブロ
ック図である。同図において、第２図と同一の構成部分
には同一の符号を付して説明する。本実施例はシフトレ
ジスタのオーバフロー検出回路SOVFと、優先順位付け回
路PEとが一体の構成となっている点以外は第２図と同一
なのでその説明は省略し、以下オーバフロー検出回路SO
VFと優先順位付け回路PE（以下、両方を含めてオーバフ
ロー検出回路１という）について説明する。
ック図である。同図において、第２図と同一の構成部分
には同一の符号を付して説明する。本実施例はシフトレ
ジスタのオーバフロー検出回路SOVFと、優先順位付け回
路PEとが一体の構成となっている点以外は第２図と同一
なのでその説明は省略し、以下オーバフロー検出回路SO
VFと優先順位付け回路PE（以下、両方を含めてオーバフ
ロー検出回路１という）について説明する。
第７図は本実施例のオーバフロー検出回路１の構成を
示すブロック図である。同図に示すように、このオーバ
フロー検出回路１は、排他論理和回路２−０〜２−31
と、選択回路３と、優先順位付け回路４と、比較回路５
より構成されている。
示すブロック図である。同図に示すように、このオーバ
フロー検出回路１は、排他論理和回路２−０〜２−31
と、選択回路３と、優先順位付け回路４と、比較回路５
より構成されている。
また、第８図は第７図の排他論理和回路２−０〜２−
31と選択回路３の詳細を示す回路図、第９図は第７図の
比較回路５を示す回路図、第10図は本実施例の動作を説
明するための説明図である。
31と選択回路３の詳細を示す回路図、第９図は第７図の
比較回路５を示す回路図、第10図は本実施例の動作を説
明するための説明図である。
以下、第７図乃至第10図に基づいて、本実施例の動作
を説明する。先ず、第10図の１行目（信号401）は32ビ
ットの入力データである。この入力データの最上位ビッ
トのもの（第８図に、＃31で示す）と、その他のもの
（（第８図に、＃30〜＃０）はそれぞれ排他論理和回路
２−０〜２−30に入力され、ここでそれぞれの排他論理
和がとられる。ここでは、信号401は、31ビット目が１
であるため、排他論理和回路２−０〜２−30の出力信号
500〜531は第10図の２行目に示すようになる。
を説明する。先ず、第10図の１行目（信号401）は32ビ
ットの入力データである。この入力データの最上位ビッ
トのもの（第８図に、＃31で示す）と、その他のもの
（（第８図に、＃30〜＃０）はそれぞれ排他論理和回路
２−０〜２−30に入力され、ここでそれぞれの排他論理
和がとられる。ここでは、信号401は、31ビット目が１
であるため、排他論理和回路２−０〜２−30の出力信号
500〜531は第10図の２行目に示すようになる。
第８図に示される、マルチプレクサMUXには、排他論
理和回路２−０〜２−30の出力（信号500〜531）と、入
力データ（信号401）とが入力され、コントロール回路C
TRから送られてくる切替信号Ｃによって、シフトオーバ
フロー検出のための排他論理和回路２−０〜２−30の出
力信号か、又は優先順位付け動作のための信号のいずれ
かを選択して、優先順位付け回路４に出力する。
理和回路２−０〜２−30の出力（信号500〜531）と、入
力データ（信号401）とが入力され、コントロール回路C
TRから送られてくる切替信号Ｃによって、シフトオーバ
フロー検出のための排他論理和回路２−０〜２−30の出
力信号か、又は優先順位付け動作のための信号のいずれ
かを選択して、優先順位付け回路４に出力する。
シフトオーバフローを検出する場合について説明する
と、第10図の２行目の信号500〜531がそのまま優先順位
付け回路４に入力される。この信号500〜531は、信号60
1として優先順位付け回路４のブロック4aに入り、ここ
で31ビット目を除く全てのビット（０〜30ビット）の
内、１が立っているもので最上位以外のものを０にする
（第10図の信号602）。
と、第10図の２行目の信号500〜531がそのまま優先順位
付け回路４に入力される。この信号500〜531は、信号60
1として優先順位付け回路４のブロック4aに入り、ここ
で31ビット目を除く全てのビット（０〜30ビット）の
内、１が立っているもので最上位以外のものを０にする
（第10図の信号602）。
このデータは次のブロック4bに入力され、これがMSB
から何桁目にあるかを検出し、それをPE出力として６ビ
ット信号で出力する（第10図の信号603）。
から何桁目にあるかを検出し、それをPE出力として６ビ
ット信号で出力する（第10図の信号603）。
この６ビットのPE出力信号は、選択回路３によりシフ
トオーバーフロー検出が選択されている場合にのみ、比
較回路５に受け入れられ、それ以外のときには第７図の
データバスＢより出力される。第９図に示す信号101〜1
05は上記６ビットのPE出力信号を示すものであり、ここ
で被シフト値201〜205の５ビット信号とPE出力信号101
〜105とを比較し、PE出力信号101〜105が大であれば信
号301が１となる。コントロール回路CTRは信号301を受
けこれが１のときにシフトレギスタがオーバフローであ
ると判断する このように、本実施例は、オーバフロー検出回路の構
成として従来用いられていたマスクパターンジェネレー
タの機能と、演算論理回路に備えられていた優先順位付
け回路PEの機能に近似した点があることに着目して、優
先順位付け回路PEを、オーバフローを検出するための回
路の一部として利用しマスクパターンジェネレータを不
要としたものである。このため、従来の構成のものより
回路面積が節約でき、演算論理回路の小型化が達成でき
る。
トオーバーフロー検出が選択されている場合にのみ、比
較回路５に受け入れられ、それ以外のときには第７図の
データバスＢより出力される。第９図に示す信号101〜1
05は上記６ビットのPE出力信号を示すものであり、ここ
で被シフト値201〜205の５ビット信号とPE出力信号101
〜105とを比較し、PE出力信号101〜105が大であれば信
号301が１となる。コントロール回路CTRは信号301を受
けこれが１のときにシフトレギスタがオーバフローであ
ると判断する このように、本実施例は、オーバフロー検出回路の構
成として従来用いられていたマスクパターンジェネレー
タの機能と、演算論理回路に備えられていた優先順位付
け回路PEの機能に近似した点があることに着目して、優
先順位付け回路PEを、オーバフローを検出するための回
路の一部として利用しマスクパターンジェネレータを不
要としたものである。このため、従来の構成のものより
回路面積が節約でき、演算論理回路の小型化が達成でき
る。
本発明では、選択回路により、優先順位付け回路に入
力する信号を選択することで、シフトレジスタ又はシフ
タ等がオーバーフローしているか否かを示す信号を生成
する処理及びCPUに入力される複数の割込み信号の優先
順位を決定するための信号を生成する処理の両処理にお
いて、優先順位付け回路を共有したことにより、従来の
ものに対して回路面積が小型化される。
力する信号を選択することで、シフトレジスタ又はシフ
タ等がオーバーフローしているか否かを示す信号を生成
する処理及びCPUに入力される複数の割込み信号の優先
順位を決定するための信号を生成する処理の両処理にお
いて、優先順位付け回路を共有したことにより、従来の
ものに対して回路面積が小型化される。
第１図は本発明に係る演算論理回路の一実施例を示すブ
ロック図、 第２図は従来の演算論理回路の一例を示すブロック図、 第３図は第２図のオーバフロー検出回路の検出原理を示
す説明図、 第４図は第３図の検出原理に基づき構成された実際のオ
ーバフロー検出回路のブロック図、 第５図は第２図のマスクパターンジェネレータの真理値
表を示す図、 第６図は第２図の優先順位付け回路の真理値表を示す
図、 第７図は本実施例のオーバフロー検出回路１の構成を示
すブロック図、 第８図は第７図の排他論理和回路と選択回路の詳細を示
す回路図、 第９図は第７図の比較回路を示す回路図、 第10図は本実施例の動作を説明するための説明図であ
る。 １……オーバフロー検出回路、 ２−０〜２−30……排他論理和回路、 ３……選択回路、 ４……優先順位付け回路、 ５……比較回路、 CTR……コントロール回路（制御回路）。
ロック図、 第２図は従来の演算論理回路の一例を示すブロック図、 第３図は第２図のオーバフロー検出回路の検出原理を示
す説明図、 第４図は第３図の検出原理に基づき構成された実際のオ
ーバフロー検出回路のブロック図、 第５図は第２図のマスクパターンジェネレータの真理値
表を示す図、 第６図は第２図の優先順位付け回路の真理値表を示す
図、 第７図は本実施例のオーバフロー検出回路１の構成を示
すブロック図、 第８図は第７図の排他論理和回路と選択回路の詳細を示
す回路図、 第９図は第７図の比較回路を示す回路図、 第10図は本実施例の動作を説明するための説明図であ
る。 １……オーバフロー検出回路、 ２−０〜２−30……排他論理和回路、 ３……選択回路、 ４……優先順位付け回路、 ５……比較回路、 CTR……コントロール回路（制御回路）。
Claims (1)
- 【請求項１】複数ビットからなる入力データが入力され
る入力端子と、 前記入力端子と接続され、前記入力データの最上位ビッ
トの論理値と、前記入力データの最上位ビット以外のそ
れぞれのビットの論理値との排他的論理和を実行する排
他的論理和回路と、 制御信号に応答して前記入力データ又は前記排他的論理
和回路の出力を選択的に出力する選択回路と、 前記選択回路の出力が入力され、前記選択回路の出力の
最上位ビットの論理値が第１の論理値の場合、前記選択
回路の出力の最上位ビットを除くビットの内、前記第１
の論理値であるビットの論理値を第２の論理値に変換
し、これに基づく信号を出力し、前記選択回路の最上位
ビットの論理値が前記第２の論理値の場合、前記選択回
路の出力の各ビットの内、前記第１の論理値であるビッ
トであって、前記選択回路の出力の最上位ビットに最も
近いビットを除いたビットの論理値を前記第２の論理値
に変換し、これに基づく信号を出力する優先順位付け回
路と、 前記選択回路が前記排他的論理和回路の出力を選択した
場合、前記優先順位付け回路の出力と所定と値とを比較
し、比較結果に応じた信号を出力する比較回路とを有す
ることを特徴とするオーバーフロー検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63301996A JP2553175B2 (ja) | 1988-11-29 | 1988-11-29 | オーバーフロー検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63301996A JP2553175B2 (ja) | 1988-11-29 | 1988-11-29 | オーバーフロー検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02148134A JPH02148134A (ja) | 1990-06-07 |
| JP2553175B2 true JP2553175B2 (ja) | 1996-11-13 |
Family
ID=17903630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63301996A Expired - Fee Related JP2553175B2 (ja) | 1988-11-29 | 1988-11-29 | オーバーフロー検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2553175B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6298425A (ja) * | 1985-10-24 | 1987-05-07 | Oki Electric Ind Co Ltd | 算術シフタ回路 |
| JP2565730B2 (ja) * | 1988-01-12 | 1996-12-18 | 三菱電機株式会社 | オーバフロー検出回路 |
-
1988
- 1988-11-29 JP JP63301996A patent/JP2553175B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02148134A (ja) | 1990-06-07 |
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Legal Events
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|---|---|---|---|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080822 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |